Intel®高层次综合编译器Pro版: 最佳实践指南

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ID 683152
日期 4/01/2024
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文档目录
文档目录 x
1. Intel® HLS Compiler专业版最佳实践指南 2. 编码和编译组件的最佳实践 3. FPGA概念 4. 接口最佳实现 5. 循环的最佳实践 6. fMAX瓶颈最佳实践 7. 存储器架构最佳实践 8. 任务系统最佳实践 9. 数据类型最佳实践 10. 高级故障排查 A. Intel® HLS Compiler Pro版最佳实践指南存档 B. Intel® HLS Compiler Pro版最佳实践指南文档修订历史
1. Intel® HLS Compiler专业版最佳实践指南 x
1.1. 停用 Intel® HLS Compiler
3. FPGA概念 x
3.1. FPGA架构概述 3.2. FPGA硬件设计概念 3.3. 硬件设计方法
3.1. FPGA架构概述 x
3.1.1. 自适应逻辑模块(ALM) 3.1.2. 数字信号处理(DSP)模块 3.1.3. 随机存取存储器 (RAM) 块
3.1.1. 自适应逻辑模块(ALM) x
3.1.1.1. 查找表（LUT） 3.1.1.2. 寄存器
3.2. FPGA硬件设计概念 x
3.2.1. 最大频率(fMAX) 3.2.2. 延时 3.2.3. 流水线 3.2.4. 吞吐量 3.2.5. 数据通路 3.2.6. 控制通路 3.2.7. 占用
3.3. 硬件设计方法 x
3.3.1. 源代码如何成为自定义硬件数据通路 3.3.2. 调度(Scheduling) 3.3.3. 将并行模型映射到FPGA硬件 3.3.4. 存储器类型
3.3.1. 源代码如何成为自定义硬件数据通路 x
3.3.1.1. 将源代码指令映射到硬件 3.3.1.2. 映射数组及其对硬件的访问
3.3.2. 调度(Scheduling) x
3.3.2.1. 动态调度 3.3.2.2. 数据通路集群 3.3.2.3. 集群之间握手
3.3.3. 将并行模型映射到FPGA硬件 x
3.3.3.1. 数据并行性 3.3.3.2. 任务并行性
3.3.3.1. 数据并行性 x
3.3.3.1.1. 同时执行独立操作 3.3.3.1.2. 流水线
3.3.3.1.2. 流水线 x
3.3.3.1.2.1. 组件内的流水线循环 3.3.3.1.2.2. 流水线跨组件调用
3.3.4. 存储器类型 x
3.3.4.1. 组件存储器 3.3.4.2. 外部存储器
4. 接口最佳实现 x
4.1. 为组件选择适合的接口 4.2. 可变延时MM主接口的LSU控制 4.3. 避免指针混淆
4.1. 为组件选择适合的接口 x
4.1.1. 指针接口 4.1.2. Avalon® 存储器映射主接口（Host Interface） 4.1.3. Avalon® 存储器映射从存储器（Agent Memories ） 4.1.4. Avalon® 存储器映射从寄存器（Agent Register ） 4.1.5. Avalon® Streaming（流）接口 4.1.6. Pass-by-Value接口
5. 循环的最佳实践 x
5.1. 在循环中调用硬件以重复使用 5.2. 并行化循环 5.3. 构建Well-Formed（结构良好）的循环 5.4. 最小化循环携带的依赖性 5.5. 避免复杂循环退出条件 5.6. 将嵌套循环转换为单个循环 5.7. 将if-Statements放置在循环嵌套中尽可能最低的范围 5.8. 在尽可能深的范围内声明变量 5.9. 提升Loop II以提高fMAX 5.10. 控制循环交叉存取
5.2. 并行化循环 x
5.2.1. 流水线循环 5.2.2. 展开循环（Unroll Loop） 5.2.3. 实例：循环流水线和展开
6. fMAX瓶颈最佳实践 x
6.1. 平衡目标fMAX和目标II
7. 存储器架构最佳实践 x
7.1. 实例：覆盖组合式存储器架构 7.2. 实例：覆盖Banked存储器架构 7.3. 合并存储器减少面积 7.4. 实例：指定局部存储器地址的Bank选择位
7.3. 合并存储器减少面积 x
7.3.1. 实例：从深度范畴合并存储器 7.3.2. 实例：从宽度范畴合并存储器
8. 任务系统最佳实践 x
8.1. 并行执行多个循环 8.2. 共享昂贵计算块 8.3. 实现层次设计 8.4. 平衡任务系统中的容量
8.4. 平衡任务系统中的容量 x
8.4.1. 启用 Intel® HLS Compiler来推断数据通路缓冲区容量要求 8.4.2. 必要时对设计明确添加缓冲容量
9. 数据类型最佳实践 x
9.1. 避免隐式数据类型转换 9.2. 使用ac_int数据类型时避免负位移
10. 高级故障排查 x
10.1. 仅在仿真中出现的组件失败 10.2. 组件的结果质量较差
1. Intel® HLS Compiler专业版最佳实践指南
2. 编码和编译组件的最佳实践
3. FPGA概念
4. 接口最佳实现
5. 循环的最佳实践
6. fMAX瓶颈最佳实践
7. 存储器架构最佳实践
8. 任务系统最佳实践
9. 数据类型最佳实践
10. 高级故障排查
A. Intel® HLS Compiler Pro版最佳实践指南存档
B. Intel® HLS Compiler Pro版最佳实践指南文档修订历史

7.1. 实例：覆盖组合式存储器架构

在代码中以各种组合方式使用存储器属性，可允许覆盖 Intel® HLS Compiler Pro Edition针对组件推断的存储器架构。

以下代码实例演示如何使用存储器架构覆盖组合存储器，以节省FPGA上的存储器块：

  • hls_bankwidth(N)
  • hls_numbanks(N)
  • hls_singlepump
  • hls_max_replicates(N)

原始代码组合两个存储器访问，形成一个存储器系统，其为256个位置深乘以64位宽（256x64位）（两个片上存储器块）：

component unsigned int mem_coalesce_default(unsigned int raddr,
                                            unsigned int waddr,
                                            unsigned int wdata){
    unsigned int data[512];
    data[2*waddr] = wdata;
    data[2*waddr + 1] = wdata + 1;
    unsigned int rdata = data[2*raddr] + data[2*raddr + 1];
    return rdata;
}

下图显示代码实例的256x64位存储器结构，以及高级设计报告（report.html）中显示的组件存储器结构

图 33. 针对mem_coalesce_default生成的存储器结构

已修改的代码会实现单个片上存储器块，该存储快为512字深乘以32位宽且可停顿仲裁：

component unsigned int mem_coalesce_override(unsigned int raddr,
                                             unsigned int waddr,
                                             unsigned int wdata){
    //Attributes that stop memory coalescing
    hls_bankwidth(4) hls_numbanks(1)
    //Attributes that specify a single-pumped single-replicate memory
    hls_singlepump hls_max_replicates(1)
    unsigned int data[512];
    data[2*waddr] = wdata;
    data[2*waddr + 1] = wdata + 1;
    unsigned int rdata = data[2*raddr] + data[2*raddr + 1];
    return rdata;
}

下图显示代码实例512x32位可停机仲裁的存储器结构，以及高级设计报告（report.html）中显示的组件存储器结构。

图 34. 针对mem_coalesce_override生成的存储器结构

虽然看起来可通过减少组件所需要的RAM块数量来节省硬件面积，但引入可停机仲裁会增加实现组件所需要的硬件数量。以下表格中，可比较组件所需的ALM和FF数量。



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