Cyclone® IV GX FPGA
架构包含多达 15 万个垂直排列的逻辑元件 (LE)。
Cyclone® IV E FPGA
架构包含多达 11.5 万个垂直排列的逻辑元件 (LE)。
优势
系统成本优化
所有 Cyclone® IV FPGA 的运行只需要两个电源，大大简化了配电网络，降低了电路板成本，减小了电路板空间，缩短了设计时间。利用 Cyclone® IV FPGA 架构上的集成收发器，可以简化主板设计和集成。此外，灵活的收发器时钟架构支持您实施多种协议，同时充分利用所有可用的收发器资源。利用 Cyclone® IV GX FPGA 的集成特性和灵活性，您可以设计出体积更小、成本更低的设备，降低系统总成本。
降低功耗
Cyclone® IV E FPGA 基于经优化的 60 纳米低功耗工艺构建，延续了上一代 Cyclone® III FPGA 的低功耗领先优势。Cyclone® IV E FPGA 降低了内核电压，与上一代产品相比，总功耗降低了 25％。采用 Cyclone® IV GX 收发器 FPGA，您能够以不到 1.5 瓦的功耗搭建 PCI Express* 至千兆位以太网的桥接。
Cyclone® IV FPGA 经过优化，实现了最低功耗，可帮助您更好地满足散热要求。因此，您不仅可以降低或消除系统散热成本，还可以延长手持式设备的电池续航时间。
Cyclone® IV FPGA 功耗
Cyclone® IV FPGA 家族展示了英特尔在提供高能效 FPGA 方面的领先优势。借助增强型架构和芯片、高级半导体工艺技术和功耗管理工具，Cyclone® IV FPGA 的功耗比 Cyclone® III FPGA 降低高达 25%。
下表显示了 Cyclone® IV E 设备在 85°C 结点温度下的静态功耗。在 85°C 下，最小的 Cyclone® IV EP4CE6 设备功耗低至 38 毫瓦，而最大的 Cyclone® IV EP4CE115 设备功耗低至 163 毫瓦。
低功耗的优势
降低可编程逻辑设备的功耗，为许多应用带来无法企及的优势。然而，降低功耗只是系统功耗的一个方面。下图表明 Cyclone® IV GX FPGA 可将 FPGA 功耗平均降低 30%。
芯片和架构优化
如果不采用降低功耗的技术手段，采用亚微米半导体工艺会大幅增加静态功耗。由于漏电电流阈值增加，采用亚微米制程技术会增加静态功耗。
英特尔通过采用领先半导体制造商通常用于手持式组件的低功耗 (LP) 制程技术，最大限度地减少了泄漏电流，从而降低了静态功耗。这种先进的工艺减小了物理尺寸，同时结合架构优化，可帮助 Cyclone® IV FPGA 将动态和静态功耗降到最低。英特尔在 Cyclone® IV FPGA 中采用了多项工艺和架构增强技术，包括使用低介电常数材料、可变通道长度和氧化层厚度，以及多晶体管阈值电压。
精确的功耗估算和分析
在从设计构思到实施的整个过程中，英特尔支持采用最精确和最完整的功耗管理设计工具，进行功耗估算和分析。英特尔的工具套件为低成本 FPGA 套件家族提供高达 125°C 的工作温度和最差芯片功耗估算。英特尔提供以下功耗估算和分析资源：
- Cyclone® IV 早期功耗估算器。
- Quartus® Prime 功耗分析和优化技术。
- 功耗管理资源中心。
在设计构思阶段使用早期功耗估算器 (EPE)，在设计实施阶段使用 Power Analyzer。EPE 是基于表单的分析工具，根据设备和封装选项、工作条件以及设备占用情况进行早期功耗分析。
Power Analyzer 是更详细的功耗分析工具，使用实际设计布局布线和逻辑配置。该工具使用仿真波形精确地估算动态功耗。总的来说，功耗分析器结合使用准确的设计信息，估算的精确度在 ±10％ 以内。Quartus® Prime 功耗模型与实际的芯片测量结果密切相关。
英特尔使用超过 5,000 个不同的测试配置来测量 Cyclone® 系列 FPGA 中每个组件的功耗。每一种配置主要用于测量 FPGA 在特定配置下的某一电路组成。
Quartus® Prime 功耗优化
设计实施细节可以提高性能，减小尺寸，降低功耗。过去，通过布局布线设计流程在寄存器传送级 (RTL) 内自动对性能和尺寸进行平衡。
Quartus® Prime 软件功耗优化工具可自动使用 Cyclone® IV FPGA 架构功能，与 Cyclone® III FPGA 相比，动态功耗降低高达 25%。
Quartus Prime 开发软件的许多自动功耗优化功能对设计人员而言都是透明的，但却能优化 FPGA 架构的使用，以最大限度地降低功耗。例如，采用 Quartus® Prime 软件，您能够：
- 转换主要功能模块。
- 映射用户 RAM，降低功耗。
- 重新规划逻辑以降低动态功耗。
- 正确选择逻辑输入，以最大限度地降低高频触发网络的电容。
- 降低核心逻辑的面积和连线要求，以最大限度地降低布线的动态功耗。
- 修改布局以降低时钟功耗。
