系列变体
| 功能 | Arria® V GZ FPGA | Arria® V GT FPGA | Arria® V GX FPGA | Arria® V ST SoC | Arria® V SX SoC |
|---|---|---|---|---|---|
| ALM (K) | 170 | 190 | 190 | 174 | 174 |
| 精度可调 DSP | 1,139 | 1,156 | 1,156 | 1,068 | 1,068 |
| M20K 模块 | 1,700 | - | - | - | - |
| M10K 模块 | - | 2,414 | 2,414 | 2,282 | 2,282 |
| DDR3 内存接口速率 | 800 MHz | 667 MHz | 667 MHz | 667 MHz | 667 MHz |
| 硬内存控制器 | - | 4 | 4 | 4 | 4 |
| 收发器(Gbps) | 12.5 Gbps | 10.3125 | 6.5536 | 10.3125 | 6.5536 |
| PCI Express® (PCIe) Gen3/2/1 强化 IP 模块 | 1 | - | - | - | - |
| PCIe* Gen2/1 强化 IP 模块 | - | 2 | 2 | 2 | 2 |
| 设计安全 | x | x | x | x | x |
| 减小 SEU | x | x | x | x | x |
Arria® V 架构
灵活的收发器
无论您是需要有几个通道的收发器还是最大 36 通道的收发器，Arria® V FPGA 都能够提供收发器解决方案，满足您的性能和功耗要求，为您提供迈向成功所需的一切。Arria® V FPGA 具备灵活的时钟、卓越的信号完整性 (SI)、极低的功耗、极高数量的收发器以及更多特性，专门面向功耗要求较高的高带宽应用而设计。
每个 Arria® V FPGA 收发器都包含物理介质附件、物理编码子层和强化 IP 模块，不但提升了时钟灵活性，还提供了更多的独立通道。每一条通道都有完整的 PMA 和 PCS，以及专用的独立接收模拟 PLL CDR。为了便于设计人员满足高达 12.5 Gbps 的收发器速度要求、驱动高达 40 英寸的背板并实施 PCIe Gen3，Arria® V GZ 包含了许多附加功能。
*注意：Arria V GX 和 GT 不提供 Arria V GZ 所具有的 Adaptive LinearEQ、EyeQ、PCIe Gen3 和特定强化 IP。
经过优化以实现低功耗和低系统成本
- 一条 10.3125-Gbps 的通道，功耗不到 165 毫瓦。
- 一条 12.5-Gbps 的通道，功耗不到 200 毫瓦。
精度可调DSP模块
为满足高精度信号处理需求，我们开发了业界第一款精度可调的数字信号处理(DSP)模块。这一集成模块是 Stratix® V、Arria® V 和 Cyclone® V FPGA 28 nm DSP 产品组合的一部分，在编译时可以采用 18 位模式或者高精度模式来配置每一模块。
借助精度可调的 DSP 模块，Arria® V 和 Cyclone® V FPGA 能够在单个 DSP 模块上逐块支持从 9 位 x 9 位到单精度浮点（尾数乘法）范围内的各种精度。这样，您可以不受 FPGA 架构的限制，在 DSP 数据通路上的每个阶段都使用最佳精度。您还会受益于更好的系统性能、更低的功耗以及更少的架构限制。
Arria® V 和 Cyclone® V FPGA 中的精度可调 DSP 模块经过优化，在以下方面得到了增强：
- 108 路输入，74 路输出。
- 18x19 乘法模式，支持预加器使用两路 18 位输入。
- 可选第二个累加器（反馈寄存器），用于复数串行滤波。
- 两个 18x19 独立乘法器。
- 在 18 位模式中，对于使用硬核预加器和外部系数没有限制。
采用单模块和多模块模式的 Arria® V 和 Cyclone® V FPGA 乘法器精度范围
SoC FPGA硬核处理器系统
英特尔® SoC FPGA 通过高带宽互联支柱，采用 FPGA 结构集成基于 ARM* 的硬处理器系统 (HPS)，其中包含处理器、外设和内存接口。Arria® V SoC FPGA 通过将独立处理器、FPGA 和数字信号处理 (DSP) 功能集成到基于 ARM* 的用户可定制片上系统 (SoC) 中，在降低系统功耗、系统成本，减小电路板面积的同时，提高了系统性能。SoC 同时实现了硬核知识产权(IP)的性能和低功耗特性以及可编程逻辑的灵活性。
