Intel® Cyclone® 10 GX器件数据手册

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ID 683828
日期 6/15/2018
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Intel® Cyclone® 10 GX器件数据表
Intel® Cyclone® 10 GX器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语总汇 Intel® Cyclone® 10 GX器件数据表文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 允许的最大过冲和下冲电压值 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件
DC特征 x
电源电流和功耗 I/O管脚漏电流 总线保持规范 OCT校准精度规范 无校准电阻容限的OCT规范 管脚电容 内部弱上拉和弱下拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL、HSTL和HSUL I/O基准电压规范 单端SSTL、HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I / O标准规范 差分I/O标准规范
开关特性 x
收发器性能规范 内核性能规范 外设性能规范
收发器性能规范 x
Intel® Cyclone® 10 GX器件的收发器性能 Intel® Cyclone® 10 GX器件的高速串行收发器架构接口性能 Intel® Cyclone® 10 GX器件的收发器规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 温度传感二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范 I/O PLL规范
温度传感二级管规范 x
内部温度传感二级管规范 外部温度传感二级管规范
外设性能规范 x
高速I/O规范 DPA锁定时序规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬存储控制器支持的存储器标准 DLL范围规范 DQS逻辑模块规范 存储器输出时钟抖动规范 OCT校准模块规范
配置规范 x
POR规范 JTAG配置时序 FPP配置时序 AS配置时序 AS配置方案中的DCLK频率规范 PS配置时序 初始化 配置文件 最短配置时间评估 远程系统更新 用户看门狗内部电路时序规范
FPP配置时序 x
FPP配置的DCLK到DATA[]比率(r) DCLK到DATA[] = 1的FPP配置时间 DCLK到DATA[] >1时的FPP配置时序
Intel® Cyclone® 10 GX器件数据表

I/O PLL规范

表 31.   Intel® Cyclone® 10 GX器件的I/O PLL规范
符号 参数 条件 Min Typ Max 单位
fIN Input clock frequency -5速度等级 10 — 700 53 MHz
–6速度等级 10 — 650 53 MHz
fINPFD Input clock frequency to the PFD — 10 — 325 MHz
fCASC_INPFD Input clock frequency to the PFD of destination cascade PLL — 10 — 60 MHz
fVCO PLL VCO operating range -5速度等级 600 — 1434 MHz
–6速度等级 600 — 1250 MHz
fCLBW PLL closed-loop bandwidth — 0.1 — 8 MHz
tEINDUTY Input clock or external feedback clock input duty cycle — 40 — 60 %
fOUT Output frequency for internal global or regional clock (C counter) –5，–6速度等级 — — 644 MHz
fOUT_EXT Output frequency for external clock output -5速度等级 — — 720 MHz
–6速度等级 — — 650 MHz
tOUTDUTY Duty cycle for dedicated external clock output（设置为50%时） — 45 50 55 %
tFCOMP External feedback clock compensation time — — — 10 ns
fDYCONFIGCLK Dynamic configuration clock for mgmt_clk and scanclk — — — 100 MHz
tLOCK Time required to lock from end-of-device configuration or deassertion of areset — — — 1 ms
tDLOCK Time required to lock dynamically (after switchover or reconfiguring any non-post-scale counters/delays) — — — 1 ms
tPLL_PSERR Accuracy of PLL phase shift — — — ±50 ps
tARESET Minimum pulse width on the areset signal — 10 — — ns
tINCCJ 54 55 Input clock cycle-to-cycle jitter FREF ≥ 100 MHz — — 0.15 UI (p-p)
FREF < 100 MHz — — 750 ps (p-p)
tOUTPJ_DC Period jitter for dedicated clock output FOUT ≥ 100 MHz — — 175 ps (p-p)
FOUT < 100 MHz — — 17.5 mUI (p-p)
tOUTCCJ_DC Cycle-to-cycle jitter for dedicated clock output FOUT ≥ 100 MHz — — 175 ps (p-p)
FOUT < 100 MHz — — 17.5 mUI (p-p)
tOUTPJ_IO 56 Period jitter for clock output on the regular I/O FOUT ≥ 100 MHz — — 600 ps (p-p)
FOUT < 100 MHz — — 60 mUI (p-p)
tOUTCCJ_IO 56 Cycle-to-cycle jitter for clock output on the regular I/O FOUT ≥ 100 MHz — — 600 ps (p-p)
FOUT < 100 MHz — — 60 mUI (p-p)
tCASC_OUTPJ_DC Period jitter for dedicated clock output in cascaded PLLs FOUT ≥ 100 MHz — — 175 ps (p-p)
FOUT < 100 MHz — — 17.5 mUI (p-p)
相关信息
53 此规范受I/O最大频率的限制。取决于设计以及系统的具体因素，每个I/O标准可实现的最大I/O频率不同。确保设计中适当的时序收敛，并基于具体设计和系统设置执行HSPICE/IBIS仿真，以确定您系统中可达到的最大频率。
54 高输入抖动直接影响PLL输出抖动。要达到低PLL输出时钟抖动，您必须提供一个抖动< 120 ps的干净时钟源。
55 FREF为fIN/N，当N = 1时，应用规范。
56 使用不同测量方法的外部存储器接口时钟输出抖动规范，可在 Intel® Cyclone® 10 GX器件的存储器输出时钟抖动规范表中找到。
二级标题