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1.2.1.2. PLL规范
符号 | 参数 | 条件 | 最小 | 典型 | 最大 | 单位 |
---|---|---|---|---|---|---|
fIN 28 | 输入时钟频率 | — | 5 | — | 472.5 | MHz |
fINPFD | 相位频率检测器(PFD)输入频率 | — | 5 | — | 325 | MHz |
fVCO 29 | PLL内部压控振荡器(VCO)操作范围 | — | 600 | — | 1300 | MHz |
fINDUTY | 输入时钟占空比 | — | 40 | — | 60 | % |
tINJITTER_CCJ 30 | 输入时钟周期到周期抖动 | FINPFD ≥ 100 MHz | — | — | 0.15 | UI |
FINPFD < 100 MHz | — | — | 750 | ps | ||
fOUT_EXT 28 | 外部时钟输出的PLL输出频率 | — | — | — | 472.5 | MHz |
fOUT | 到全局时钟的PLL输出频率 | –6 速度等级 | — | — | 472.5 | MHz |
–7 速度等级 | — | — | 450 | MHz | ||
–8 速度等级 | — | — | 402.5 | MHz | ||
tOUTDUTY | 外部时钟输出的占空比 | 设置成50%的占空比 | 45 | 50 | 55 | % |
tLOCK | 从器件配置结束进行锁定所需要的时间 | — | — | — | 1 | ms |
tDLOCK | 动态锁定所需要的时间 | 切换后,或者置低areset时,重配置所有非后缩放计数器或延迟 | — | — | 1 | ms |
tOUTJITTER_PERIOD_IO 31 | 普通I/O周期抖动 | FOUT ≥ 100 MHz | — | — | 650 | ps |
FOUT < 100 MHz | — | — | 75 | mUI | ||
tOUTJITTER_CCJ_IO 31 | 普通I/O周期到周期抖动 | FOUT ≥ 100 MHz | — | — | 60 | ps |
FOUT < 100 MHz | — | — | 75 | mUI | ||
tPLL_PSERR | PLL相移的精确度 | — | — | — | ±50 | ps |
tARESET | areset信号上的最小脉冲宽度。 | — | 10 | — | — | ns |
tCONFIGPLL | 对PLL重新配置扫描链需要时间 | — | — | 3.5 32 | — | SCANCLK周期 |
fSCANCLK | scanclk频率 | — | — | — | 100 | MHz |
28 此参数在Quartus II中受I/O最大频率限制。I/O最大频率对于每种I/O标准是各不相同的。
29 Quartus II中编译报告的PLL汇总部分报告的VCO频率考虑到VCO后缩放计数器K值。因此,如果计数器K的值为2,那么报告的频率能够低于fVCO规范。
30 高输入抖动直接影响PLL输出抖动。要达到低PLL输出时钟抖动,您必须提供一个低于200 ps的干净时钟源。
31 10–12概率水平的峰-峰抖动 (14 sigma, 99.99999999974404%置信水平)。当应用30 ps的输入抖动时,输出抖动规范适用于PLL的固有抖动。
32 100 MHz scanclk频率。