JESD204B Intel Stratix 10 FPGA IP设计实例用户指南

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ID 683758
日期 1/07/2021
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1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南 x
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 1.2. 设计实例详细说明 1.3. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南存档 1.4. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 x
1.1.1. 目录结构 1.1.2. 生成设计 1.1.3. 仿真设计 1.1.4. 编译和测试设计
1.1.2. 生成设计 x
1.1.2.1. 设计实例参数
1.1.4. 编译和测试设计 x
1.1.4.1. 电路板连接性 1.1.4.2. System Console Control设计实例的硬件测试
1.2. 设计实例详细说明 x
1.2.1. 功能特定 1.2.2. 硬件和软件要求 1.2.3. 支持的配置 1.2.4. 预置(Presets) 1.2.5. 功能说明 1.2.6. 仿真 1.2.7. 设计实例文件 1.2.8. 寄存器 1.2.9. 信号 1.2.10. 定制设计实例
1.2.5. 功能说明 x
1.2.5.1. Platform Designer系统单元 1.2.5.2. 传输层 1.2.5.3. 测试码型生成器 1.2.5.4. 测试码型检查器 1.2.5.5. 时钟方案
1.2.6. 仿真 x
1.2.6.1. 测试台（Testbench）
1.2.10. 定制设计实例 x
1.2.10.1. 修改JESD204B IP核参数 1.2.10.2. 更改Data Rate或Reference Clock Frequency
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南

1.2.9. 信号

表 20.  系统接口信号
信号 时钟域 方向 说明
时钟和复位
refclk_core — Input

FPGA内核的参考时钟。
refclk_xcvr — Input 收发器PHY的参考时钟。
mgmt_clk — Input

通过Avalon-MM互连连接的所有外设的参考时钟。
global_rst_n mgmt_clk Input

通过按钮控制的全局复位信号。该复位是一个低电平有效信号，该信号解除置位后与mgmt_clk的上升沿同步。

信号

时钟域

方向

说明
串行数据
rx_serial_data[LINK*L-1:0] refclk_xcvr Input

差分高速输入串行数据。从串行数据流中恢复时钟。
tx_serial_data[LINK*L-1:0] refclk_xcvr Output

差分高速串行输出数据。该时钟被嵌入到串行数据流。

信号

时钟域

方向

说明
JESD204B
sysref_out mgmt_clk Output

SYSREF信号用于JESD204B Subclass 1实现。

sync_n_out link_clk Output

表明接收器发出的SYNC_N信号。该信号为低电平有效，置位为0时表示同步请求或错误报告。

tx_link_error link_clk Output JESD204B IP核发出的错误中断表示存在TX 链路错误
rx_link_error link_clk Output JESD204B IP核发出的错误中断表示存在RX 链路错误

信号

时钟域

方向

说明
Avalon- ST用户数据
avst_usr_din[LINK*TL_DATA_BUS_WIDTH-1:0] frame_clk Input Avalon-ST源接口输出的TX数据。TL_DATA_BUS_WIDTH由以下公式决定：
  • 如果F = 1，TL_DATA_BUS_WIDTH = F1_FRAMECLK_DIV*8*1*L*N/N_PRIME
  • 如果F = 2，TL_DATA_BUS_WIDTH = F2_FRAMECLK_DIV*8*2*L*N/N_PRIME
  • 如果F = 3，TL_DATA_BUS_WIDTH = 2*8*3*L*N/N_PRIME
  • 如果F = 4，TL_DATA_BUS_WIDTH = 8*4*L*N/N_PRIME
  • 如果F = 8，TL_DATA_BUS_WIDTH = 8*8*L*N/N_PRIME
avst_usr_din_valid[LINK-1:0] frame_clk Input

表示Avalon-ST源接口到传输层的数据是否有效。

  • 0—数据无效
  • 1—数据有效
avst_usr_din_ready[LINK-1:0] frame_clk Output

表明传输层已准备接收Avalon-ST源接口输出的数据。

  • 0 — 传输层未准备接收数据
  • 1 — 传输层已准备接收数据
avst_usr_dout[LINK*TL_DATA_BUS_WIDTH-1:0] frame_clk Output 发送至Avalon-ST源接口的RX数据。TL_DATA_BUS_WIDTH由以下公式决定：
  • 如果F = 1，TL_DATA_BUS_WIDTH = F1_FRAMECLK_DIV*8*1*L*N/N_PRIME
  • 如果F = 2，TL_DATA_BUS_WIDTH = F2_FRAMECLK_DIV*8*2*L*N/N_PRIME
  • 如果F = 3，TL_DATA_BUS_WIDTH = 2*8*3*L*N/N_PRIME
  • 如果F = 4，TL_DATA_BUS_WIDTH = 8*4*L*N/N_PRIME
  • 如果F = 8，TL_DATA_BUS_WIDTH = 8*8*L*N/N_PRIME
avst_usr_dout_valid[LINK-1:0] frame_clk Output

表明传输层到Avalon-ST 接收器（sink）接口的数据是否有效。

  • 0—数据无效
  • 1—数据有效
avst_usr_dout_ready[LINK-1:0] frame_clk Input

表示Avalon-ST sink接口已准备接收传输层输出的数据。

  • 0 — Avalon-ST sink接口未准备接收数据
  • 1 — Avalon-ST sink接口已准备接收数据
avst_patchk_data_error [LINK-1:0] frame_clk Output

码型检查器的输出信号表明码型检查错误。

信号

时钟域

方向

说明
SPI
spi_MISO 5 spi_SCLK Input

外部从器件对主器件的输入数据。
spi_MOSI 5 spi_SCLK Output

主器件对外部从器件的输出数据。
spi_SDIO 6 spi_SCLK Input/Output 主器件对外部从器件的输出数据。外部从器件对主器件的输入数据
spi_SCLK mgmt_clk Output

由主器件驱动到从器件的时钟，以同步数据位。
spi_SS_n[2:0] spi_SCLK Output

由主器件驱动到各个从器件的低电平有效选择信号，以选择目标从器件。默认为3比特。
5 Generate 3-Wire SPI Module选项未使能时。
6 Generate 3-Wire SPI Module选项使能时。
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