用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南

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ID 683501
日期 6/26/2023
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1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP 2. IP架构和功能描述 3. 高级特性 4. 接口 5. 参数 6. 故障排查/调试 7. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南存档 8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史 A. 配置空间寄存器 B. 根端口枚举 C. Endpoint模式下Address Translation Services（ATS）的实现 D. TLP Bypass模式下转发到用户应用的数据包 E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP x
1.1. 概述 1.2. 功能特性 1.3. 发布信息 1.4. 器件系列支持 1.5. 性能和资源利用率 1.6. IP核支持级别
1.1. 概述 x
1.1.1. 标准和规范合规
1.2. 功能特性 x
1.2.1. 多功能和虚拟化功能
2. IP架构和功能描述 x
2.1. 概述 2.2. PCIe Hard IP模式 2.3. PIPE Direct Mode
2.2. PCIe Hard IP模式 x
2.2.1. 时钟 2.2.2. 复位 2.2.3. PCI Express协议堆栈
2.2.2. 复位 x
2.2.2.1. 单个PERST 2.2.2.2. 独立的PERST管脚 2.2.2.3. 独立的GPIO PERST
2.2.2.2. 独立的PERST管脚 x
2.2.2.2.1. 使用独立PERST管脚时的REFCLK和PERST指南
2.2.2.3. 独立的GPIO PERST x
2.2.2.3.1. 使用独立GPIO PERST时的REFCLK和PERST指南
2.2.3. PCI Express协议堆栈 x
2.2.3.1. PMA 2.2.3.2. 数据链路层概述 2.2.3.3. 事务层概述
2.2.3.3. 事务层概述 x
2.2.3.3.1. Deferrable Memory Write (DMWr)
2.3. PIPE Direct Mode x
2.3.1. 时钟 2.3.2. 复位 2.3.3. PIPE层
3. 高级特性 x
3.1. PCIe端口分叉和PHY通道映射 3.2. 虚拟化支持 3.3. TLP旁路模式
3.2. 虚拟化支持 x
3.2.1. SR-IOV支持 3.2.2. VirtIO支持
3.2.1. SR-IOV支持 x
3.2.1.1. SR-IOV支持的功能特性列表 3.2.1.2. 实现 3.2.1.3. VF到PF映射 3.2.1.4. 功能层复位（FLR）
3.2.1.2. 实现 x
3.2.1.2.1. VF错误标志接口（仅适用于x16/x8内核）
3.2.2. VirtIO支持 x
3.2.2.1. VirtIO支持的功能清单 3.2.2.2. 概述 3.2.2.3. 参数 3.2.2.4. VirtIO PCI配置访问接口 3.2.2.5. 寄存器
3.2.2.5. 寄存器 x
3.2.2.5.1. VirtIO Common Configuration Capability寄存器（地址: 0x012） 3.2.2.5.2. VirtIO Common Configuration Capability寄存器（地址: 0x013） 3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器（地址: 0x014） 3.2.2.5.4. VirtIO Common Configuration Structure Length寄存器（地址0x015） 3.2.2.5.5. VirtIO Notifications Capability寄存器（地址：0x016） 3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器（地址：0x017） 3.2.2.5.7. VirtIO Notifications BAR Offset寄存器（地址：0x018） 3.2.2.5.8. VirtIO Notifications Structure长度寄存器（地址：0x019） 3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器 (Address: 0x01A) 3.2.2.5.10. VirtIO ISR Status Capability寄存器（地址：0x02F） 3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器（地址：0x030） 3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器（地址：0x031） 3.2.2.5.13. VirtIO ISR Status Structure长度寄存器（地址：0x032） 3.2.2.5.14. VirtIO Device Specific Capability寄存器（地址：0x033） 3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器（地址：0x034） 3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器（地址：0x035） 3.2.2.5.17. VirtIO Device Specific Structure长度寄存器（地址：0x036） 3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器（地址：0x037） 3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器（地址：0x038） 3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器（地址：0x039） 3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器（地址：0x03A） 3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器（地址：0x03B）
3.3. TLP旁路模式 x
3.3.1. 概述 3.3.2. TLP Bypass模式的寄存器设置 3.3.3. 硬IP重配置接口 3.3.4. Avalon® Streaming接口
3.3.2. TLP Bypass模式的寄存器设置 x
3.3.2.1. TLPBYPASS_ERR_EN（地址 0x1314） 3.3.2.2. TLPBYPASS_ERR_STATUS (地址：0x1310)
3.3.4. Avalon® Streaming接口 x
3.3.4.1. 配置TLP 3.3.4.2. 发送接口 3.3.4.3. 接收接口 3.3.4.4. 异常TLP 3.3.4.5. ECRC
4. 接口 x
4.1. 时钟和复位 4.2. 串行数据接口 4.3. PCI Express模式 4.4. PIPE Direct Mode
4.1. 时钟和复位 x
4.1.1. 时钟 4.1.2. 复位
4.3. PCI Express模式 x
4.3.1. Avalon® Streaming接口 4.3.2. 精确时间测量（PTM）接口（仅Endpoint） 4.3.3. 中断接口 4.3.4. 硬IP重配置接口 4.3.5. 错误（Error）接口 4.3.6. Completion Timeout接口 4.3.7. 配置拦截接口 4.3.8. 电源管理接口（Power Management Interface） 4.3.9. Hard IP状态接口 4.3.10. Page Request Services (PRS)接口（仅Endpoint） 4.3.11. Function-Level Reset (FLR)接口（仅Endpoint） 4.3.12. SR-IOV VF Error Flag接口（仅Endpoint） 4.3.13. 通用VSEC接口
4.3.1. Avalon® Streaming接口 x
4.3.1.1. Avalon® 流RX和TX接口的TLP头和数据对齐 4.3.1.2. Credit控制 4.3.1.3. Avalon® Streaming RX接口 4.3.1.4. Avalon® Streaming TX接口 4.3.1.5. 标志分配
4.3.1.2. Credit控制 x
4.3.1.2.1. Credit接口 - 数据和头 4.3.1.2.2. Credit初始化 4.3.1.2.3. Credit更新/释放 4.3.1.2.4. RX流程控制接口 4.3.1.2.5. TX流量控制接口
4.3.1.3. Avalon® Streaming RX接口 x
4.3.1.3.1. Avalon Streaming RX接口的应用逻辑指南
4.3.1.4. Avalon® Streaming TX接口 x
4.3.1.4.1. Avalon Streaming TX接口的应用逻辑指南 4.3.1.4.2. Avalon® Streaming TX接口pX_tx_st_ready_o行为
4.3.1.5. 标志分配 x
4.3.1.5.1. Completion缓冲区大小
4.3.3. 中断接口 x
4.3.3.1. 传统中断 4.3.3.2. MSI 4.3.3.3. MSI-X
4.3.3.3. MSI-X x
4.3.3.3.1. 实现MSI-X中断
4.3.8. 电源管理接口（Power Management Interface） x
4.3.8.1. D3Hot Entry（进入） 4.3.8.2. D3Hot Exit（退出） 4.3.8.3. D3Cold Entry（进入） 4.3.8.4. D3Cold Exit（退出）
4.3.8.2. D3Hot Exit（退出） x
4.3.8.2.1. Host发起的D3Hot Exit 4.3.8.2.2. EP发起的D3Hot Exit
4.4. PIPE Direct Mode x
4.4.1. 数据信号 4.4.2. 命令和状态信号 4.4.3. 消息总线信号 4.4.4. 偏移校正信号 4.4.5. PIPE Direct复位序列 4.4.6. PIPE Direct速率变化 4.4.7. PIPE Lane复位交错（Staggering） 4.4.8. PIPE Direct Mode中未使用的Lane
4.4.1. 数据信号 x
4.4.1.1. 发送信号 4.4.1.2. 接收信号
4.4.4. 偏移校正信号 x
4.4.4.1. MAC to PHY (M2P)信号 4.4.4.2. PHY to MAC (P2M)信号
5. 参数 x
5.1. 顶层设置 5.2. 内核参数
5.2. 内核参数 x
5.2.1. Avalon参数 5.2.2. 基地址寄存器 5.2.3. PCI Express和PCI Capabilities参数
5.2.3. PCI Express和PCI Capabilities参数 x
5.2.3.1. 器件Capabilities 5.2.3.2. VirtIO参数 5.2.3.3. 链路Capabilities 5.2.3.4. Legacy中断管脚寄存器 5.2.3.5. MSI Capabilities 5.2.3.6. MSI-X Capabilities 5.2.3.7. 插槽Capabilities 5.2.3.8. Latency Tolerance Reporting (LTR) 5.2.3.9. Process Address Space ID (PASID) 5.2.3.10. 器件序列号Capability 5.2.3.11. Page Request Service (PRS) 5.2.3.12. Access Control Service (ACS) 5.2.3.13. 电源管理 5.2.3.14. Vendor Specific Extended Capability (VSEC，供应商指定扩展性能)寄存器 5.2.3.15. TLP Processing Hints (TPH) 5.2.3.16. Address Translation Services (ATS) Capabilities 5.2.3.17. Precision Time Measurement (PTM)
6. 故障排查/调试 x
6.1. 硬件调试 6.2. 操作系统工具和实用工具 6.3. Signal Tap逻辑分析仪 6.4. 使用Hard IP Reconfiguration接口进行调试 6.5. 可用于调试活动的其他接口 6.6. 调试工具包
6.1. 硬件调试 x
6.1.1. 调试链路训练问题 6.1.2. 调试器件枚举问题 6.1.3. 调试数据传输和性能问题
6.1.3. 调试数据传输和性能问题 x
6.1.3.1. 高级错误报告（AER）
6.2. 操作系统工具和实用工具 x
6.2.1. 使用lspci实用工具读取协商链路速度
6.4. 使用Hard IP Reconfiguration接口进行调试 x
6.4.1. 使用Hard IP Reconfiguration接口使能并读取ECRC和LCRC错误计数
6.6. 调试工具包 x
6.6.1. 概述 6.6.2. 使能R-Tile Debug Toolkit 6.6.3. 启动R-Tile Debug Toolkit 6.6.4. 使用R-Tile Debug Toolkit
6.6.4. 使用R-Tile Debug Toolkit x
6.6.4.1. R-Tile信息 6.6.4.2. 事件计数器 6.6.4.3. Link Inspector 6.6.4.4. 配置空间 6.6.4.5. 通道参数
6.6.4.5. 通道参数 x
6.6.4.5.1. General PHY（通用PHY） 6.6.4.5.2. Tx数据路径 6.6.4.5.3. Rx数据路径 6.6.4.5.4. 通道裕量
C. Endpoint模式下Address Translation Services（ATS）的实现 x
C.1. 发送Translated/Untranslated请求 C.2. 从Endpoint (EP)向Root Complex (RC)发送Page Request Message C.3. 验证Requests/Completions无效
D. TLP Bypass模式下转发到用户应用的数据包 x
D.1. EP TLP Bypass模式（上游） D.2. RC TLP Bypass模式（下游）
E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量 x
E.1. 边距裕量掩膜概述 E.2. 5x5测试效率 E.3. Debug Toolkit工具包裕量方法论
E.2. 5x5测试效率 x
E.2.1. 首次测试 E.2.2. 抽查测试
E.3. Debug Toolkit工具包裕量方法论 x
E.3.1. Debug Toolkit工具包测试流程
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 故障排查/调试
7. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南存档
8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services（ATS）的实现
D. TLP Bypass模式下转发到用户应用的数据包
E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量

6.6.1. 概述

R-Tile Debug Toolkit (DTK)是一款基于系统控制台的R-Tile工具，可提供PCIe链路的实时控制、监控和调试。

R-Tile Debug Toolkit允许您针对每个端口执行以下操作：
  • 监控IP配置和链路状态。
  • 监视PCIe Configuration空间。
  • 监视不同计数器获得错误和事件条件。
  • 执行时间裕量（水平）和电压裕量（垂直），并将裕量值与每个通道的推荐掩码进行比较。
注： 22.2版R-Tile Avalon Streaming IP提供Debug Toolkit的初始版本。可将此版本视为该工具的Beta版本。
注： 22.2版本英特尔 Quartus Prime仅支持对Endpoint模式启用Debug Toolkit。
注： 开启Debug Toolkit GUI时，如果实现温度监控，Application逻辑就必须阻止向R-Tile温度传感二极管 (TSD) 的温度读出。请参阅 英特尔Agilex® 7 F系列和I系列电源管理用户指南获取更多信息。
如下R-Tile Debug Toolkit概述描述了使用Debug Toolkit时处于有效状态的3个主要组件：
  • 主机Host：通过PCIe链路连接到R-Tile的链路对端组件。
  • 英特尔Agilex® 7 I系列FPGA：该组件包括正在调试中的R-Tile PCIe IP。
  • Debug PC Station：安装了英特尔 Quartus Prime Pro Edition软件的另一个计算机系统，由其运行Debug Toolkit并通过JTAG连接英特尔Agilex® 7 I系列FPGA。
图 62. R-Tile Debug Toolkit概述

当您启用R-Tile Debug Toolkit时，所生成IP的intel_rtile_pcie_ast模块包含Debug Toolkit模块和相关逻辑，如Debug Toolkit仲裁中所示。

Debug PC Station通过Native PHY Debug Master Endpoint (NPDME)运行连接Debug Toolkit的System Console工具。该连接是使用通过Intel FPGA Download Cable的JTAG建立。

当您在IP Parameter Editor中启用R-Tile Debug Toolkit时，将会使能启用Hard IP Reconfiguration接口。实现多路复用器以允许应用程序逻辑和Debug Toolkit之间的动态切换。应用程序逻辑具有默认访问权限。在System Console工具中启动Debug Toolkit后，仲裁选择会自动发生。在System Console中开启DTK时，应用程序逻辑将无法驱动Hard IP Reconfiguration Interface上的信号。一旦关闭系统控制台中的Debug Toolkit窗口，应用程序逻辑就可以再次驱动Hard IP Reconfiguration Interface。

要确保没有正在进行的事务，只有当Hard IP Reconfiguration Interface上没有应用程序逻辑发起的待办Read或Write事务时，Debug Toolkit才能成功启动。

注： System Console消息窗口将显示一条错误消息，指示存在正在进行的请求，并且无法启动Debug Toolkit。
图 63. Debug Toolkit仲裁
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