Mailbox Client Intel® FPGA IP用户指南

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ID 683290
日期 12/04/2023
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1. Mailbox Client Intel FPGA IP用户指南 2. 附录：CONFIG_STATUS和RSU_STATUS错误码描述
1. Mailbox Client Intel FPGA IP用户指南 x
1.1. 器件系列支持 1.2. 参数 1.3. Mailbox Client Intel® FPGA IP核接口信号 1.4. Mailbox Client Intel FPGA IP Avalon® 存储器映射接口 1.5. 命令和响应 1.6. 指定命令和响应FIFO深度 1.7. 启用加密服务 1.8. 使用Mailbox Client Intel FPGA IP 1.9. Mailbox Client Intel FPGA IP核用例示范 1.10. Nios® II和 Nios® V处理器HAL驱动程序 1.11. Mailbox Client Intel FPGA IP用户指南存档 1.12. Mailbox Client Intel® FPGA IP用户指南的文档修订历史
1.3. Mailbox Client Intel® FPGA IP核接口信号 x
1.3.1. 时钟和复位接口 1.3.2. Avalon® 存储器映射接口 1.3.3. AXI Manager接口
1.4. Mailbox Client Intel FPGA IP Avalon® 存储器映射接口 x
1.4.1. 中断使能寄存器 1.4.2. 中断状态寄存器 1.4.3. 定时器寄存器
1.5. 命令和响应 x
1.5.1. 操作命令 1.5.2. 错误代码响应 1.5.3. 错误码恢复
1.10. Nios® II和 Nios® V处理器HAL驱动程序 x
1.10.1. Mailbox Client HAL API 1.10.2. LibRSU HAL API
1.10.1. Mailbox Client HAL API x
1.10.1.1. Mailbox Client Driver API
1.10.2. LibRSU HAL API x
1.10.2.1. 配置参数 1.10.2.2. 错误代码 1.10.2.3. 无有效SPT或CPB的情况下使用LibRSU HAL API 1.10.2.4. 数据类型(Data Type) 1.10.2.5. 函数 1.10.2.6. RSU Client API
1. Mailbox Client Intel FPGA IP用户指南
2. 附录：CONFIG_STATUS和RSU_STATUS错误码描述

1.1. 器件系列支持

Intel® FPGA IP的器件支持级别定义如下：
  • Advance support（先行支持） —此IP适用于该器件系列的仿真和编译。时序模型包括基于早期布局后（post-layout）信息的初始工程延迟估算。随着对芯片的持续测试，从而不断改善实际芯片和时序模型之间的相关性，因此时序模型也随之发生变化。您可以使用该IP进行系统架构和资源利用情况的研究、仿真、管脚说明（pinout）、系统延迟评估、基本时序评估（管道预算）、和I/O传输策略（数据路径宽度、突发宽度、I/O标标准权衡）。
  • Preliminary support（初步支持） —此IP已经过该器件系列的初步时序模型验证。此IP满足所有功能要求，但是对该器件系列的时序分析可能仍在进行中。因而需要谨慎地将其用于生产设计中。
  • Final support（最终支持） — 此IP已通过该器件系列的最终时序模型验证。此IP满足该器件系列的所有功能和时序要求，并且可以用于生产设计。
表 1.  器件系列支持
器件系列 支持
Intel® Stratix® 10 最终
英特尔Agilex® 7 最终
注： 您无法仿真Mailbox Client Intel® FPGA IP，因为此IP接收从SDM来的响应。要验证此IP，英特尔建议您执行硬件评估。
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