Mailbox Client Intel® FPGA IP用户指南

下载 PDF
ID 683290
日期 12/04/2023
Public
文档目录
文档目录 x
1. Mailbox Client Intel FPGA IP用户指南 2. 附录：CONFIG_STATUS和RSU_STATUS错误码描述
1. Mailbox Client Intel FPGA IP用户指南 x
1.1. 器件系列支持 1.2. 参数 1.3. Mailbox Client Intel® FPGA IP核接口信号 1.4. Mailbox Client Intel FPGA IP Avalon® 存储器映射接口 1.5. 命令和响应 1.6. 指定命令和响应FIFO深度 1.7. 启用加密服务 1.8. 使用Mailbox Client Intel FPGA IP 1.9. Mailbox Client Intel FPGA IP核用例示范 1.10. Nios® II和 Nios® V处理器HAL驱动程序 1.11. Mailbox Client Intel FPGA IP用户指南存档 1.12. Mailbox Client Intel® FPGA IP用户指南的文档修订历史
1.3. Mailbox Client Intel® FPGA IP核接口信号 x
1.3.1. 时钟和复位接口 1.3.2. Avalon® 存储器映射接口 1.3.3. AXI Manager接口
1.4. Mailbox Client Intel FPGA IP Avalon® 存储器映射接口 x
1.4.1. 中断使能寄存器 1.4.2. 中断状态寄存器 1.4.3. 定时器寄存器
1.5. 命令和响应 x
1.5.1. 操作命令 1.5.2. 错误代码响应 1.5.3. 错误码恢复
1.10. Nios® II和 Nios® V处理器HAL驱动程序 x
1.10.1. Mailbox Client HAL API 1.10.2. LibRSU HAL API
1.10.1. Mailbox Client HAL API x
1.10.1.1. Mailbox Client Driver API
1.10.2. LibRSU HAL API x
1.10.2.1. 配置参数 1.10.2.2. 错误代码 1.10.2.3. 无有效SPT或CPB的情况下使用LibRSU HAL API 1.10.2.4. 数据类型(Data Type) 1.10.2.5. 函数 1.10.2.6. RSU Client API
1. Mailbox Client Intel FPGA IP用户指南
2. 附录：CONFIG_STATUS和RSU_STATUS错误码描述

1.3.1. 时钟和复位接口

表 2.  时钟和复位接口
信号角色(Signal Roles) 宽度 方向 描述
clk 1 输入 输入时钟为IP提供时钟。最大频率为250 MHz。
reset 1 输入 复位信号，以复位IP。

要复位IP，请将reset信号置位为高电平至少2个clk周期。

为了确保Mailbox Client Intel® FPGA IP在器件进入用户模式后能正常工作，您的设计必须包含Reset Release Intel® FPGA IP 以便保持复位状态，直到FPGA架构进入用户模式。Intel建议在连接用户复位或者Reset Release IP输入与Mailbox Client IP的复位端口时，请使用复位同步工具（reset synchronizer）。要实现reset synchronizer，请使用Platform Designer中的Reset Bridge Intel® FPGA IP。
注： 关于Platform Designer中的IP例化和连接指导，请参阅 Intel® Stratix® 10 Configuration User Guide中的Required Communication and Host Components for the Remote System Update Design Example图示。
注： 关于IP例化的指导，请参阅Configuration User Guide。
irq 1 输出 中断信号。驱动中断状态和中断使能寄存器的AND值。
二级标题