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1. 时序分析介绍 2. 使用 Intel® Quartus® Prime Timing Analyzer A. Intel® Quartus® Prime Pro Edition用户指南
1. 时序分析介绍 x
1.1. 在此版本中新增的内容 1.2. 时序分析基本概念 1.3. 时序分析概述文档修订历史
1.2. 时序分析基本概念 x
1.2.1. 时序路径和时钟分析 1.2.2. 时钟设置分析 1.2.3. 时钟保持分析 1.2.4. 恢复和移除分析(Recovery and removal analysis) 1.2.5. 多周期路径分析 1.2.6. 亚稳性分析(Metastability Analysis) 1.2.7. Timing Pessimism(时序误差) 1.2.8. 时钟数据分析(Clock-As-Data Analysis) 1.2.9. 多角时序分析(Multicorner Timing Analysis) 1.2.10. 时间借用(Time Borrowing)
1.2.1. 时序路径和时钟分析 x
1.2.1.1. 时间网表 1.2.1.2. 时序路径 1.2.1.3. 数据和时钟到达时间 1.2.1.4. 启动沿和锁存沿(Launch and Latch Edges)
1.2.5. 多周期路径分析 x
1.2.5.1. 多周期时钟保持 1.2.5.2. 多周期时钟设置
1.2.10. 时间借用(Time Borrowing) x
1.2.10.1. 时间借用限制 1.2.10.2. 包含锁存器的时间借用
2. 使用 Intel® Quartus® Prime Timing Analyzer x
2.1. 时序分析流程 2.2. 第1步：指定Timing Analyzer设置 2.3. 第2步：指定时序约束 2.4. 第3步：运行Timing Analyzer 2.5. 第4步：分析时序报告 2.6. 应用时序约束 2.7. Timing Analyzer Tcl命令 2.8. 导入编译结果的时序分析 2.9. 使用 Intel® Quartus® Prime Timing Analyzer文档修订历史 2.10. Intel® Quartus® Prime Pro Edition用户指南：Timing Analyzer存档
2.4. 第3步：运行Timing Analyzer x
2.4.1. 设置时序分析的操作条件 2.4.2. 使能时间借用优化(Enabling Time Borrowing Optimization) 2.4.3. 将严重警告升级为错误
2.5. 第4步：分析时序报告 x
2.5.1. 生成时序报告 2.5.2. Cross-Probing with Design Assistant 2.5.3. 从Timing Analyzer运行Design Assistant 2.5.4. 在其他工具中定位时序路径 2.5.5. 将约束与时序报告相关联
2.5.1. 生成时序报告 x
2.5.1.1. Report Fmax Summary(报告Fmax汇总) 2.5.1.2. Report Timing(报告时序) 2.5.1.3. Report Timing By Source Files(按源文件报告时序) 2.5.1.4. Report Data Delay(报告数据延迟) 2.5.1.5. Report Net Delay(报告网络延迟) 2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络) 2.5.1.7. Report Clock Transfers(报告时钟传输) 2.5.1.8. Report Metastability(报告亚稳定性) 2.5.1.9. Report CDC Viewer(报告CDC Viewer) 2.5.1.10. Report Asynchronous CDC(报告异步CDC) 2.5.1.11. Report Logic Depth(报告逻辑深度) 2.5.1.12. Report Neighbor Paths(报告相邻路径) 2.5.1.13. Report Register Spread 2.5.1.14. Report Route Net of Interest 2.5.1.15. Report Retiming Restrictions(报告重定时限制) 2.5.1.16. Report Register Statistics(报告寄存器统计) 2.5.1.17. Report Pipelining Information(报告流水线信息) 2.5.1.18. 报告时间借用数据 2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性) 2.5.1.20. Report Bottlenecks(报告瓶颈)
2.5.1.13. Report Register Spread x
2.5.1.13.1. 具有高时序路径端点张力的寄存器 2.5.1.13.2. 具有高即时扇出张力的寄存器
2.5.1.20. Report Bottlenecks(报告瓶颈) x
2.5.1.20.1. 指定自定义瓶颈标准
2.5.2. Cross-Probing with Design Assistant x
2.5.2.1. 从Design Assistant到Timing Analyzer的交叉探测
2.6. 应用时序约束 x
2.6.1. 建议的初始SDC约束 2.6.2. SDC文件优先级 2.6.3. 修改迭代约束 2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) 2.6.5. 创建时钟和时钟约束 2.6.6. 创建I/O约束 2.6.7. 创建延迟和偏斜约束(Creating Delay and Skew Constraints) 2.6.8. 创建时序异常(Creating Timing Exceptions) 2.6.9. 使用Fitter过约束(Using Fitter Overconstraints) 2.6.10. 示例电路和SDC文件
2.6.1. 建议的初始SDC约束 x
2.6.1.1. Create Clock (create_clock) 2.6.1.2. Derive PLL Clocks (derive_pll_clocks) 2.6.1.3. Derive Clock Uncertainty (derive_clock_uncertainty) 2.6.1.4. Set Clock Groups (set_clock_groups)
2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) x
2.6.4.1. 实体绑定的约束作用域(Entity-bound Constraint Scope) 2.6.4.2. 实体绑定的约束示例(Entity-bound Constraint Examples) 自动作用域示例(Automatic Scope Example) 手动作用域示例(Manual Scope Example) 导出和导入一个带实体绑定约的束设计分区
2.6.5. 创建时钟和时钟约束 x
2.6.5.1. 创建基本时钟 2.6.5.2. 创建虚拟时钟 2.6.5.3. 创建生成的时钟(create_generated_clock) 2.6.5.4. Deriving PLL Clocks(派生出PLL时钟) 2.6.5.5. 创建时钟组(set_clock_groups) 2.6.5.6. 时钟效应特性的考量 2.6.5.7. 约束CDC路径
2.6.5.1. 创建基本时钟 x
2.6.5.1.1. 自动时钟检测和约束创建
2.6.5.2. 创建虚拟时钟 x
2.6.5.2.1. 指定I/O接口不确定性 2.6.5.2.2. I/O接口时钟不确定性示例
2.6.5.3. 创建生成的时钟(create_generated_clock) x
2.6.5.3.1. 时钟分频器示例(-divide_by) 2.6.5.3.2. 时钟多路复用器示例
2.6.5.5. 创建时钟组(set_clock_groups) x
2.6.5.5.1. Exclusive Clock Groups(独占时钟组)(-logically_exclusive或者-physically_exclusive) 2.6.5.5.2. 异步时钟组(-asynchronous) 2.6.5.5.3. set_clock_groups约束技巧
2.6.5.6. 时钟效应特性的考量 x
2.6.5.6.1. Set Clock Latency (set_clock_latency) 2.6.5.6.2. 时钟不确定性
2.6.6. 创建I/O约束 x
2.6.6.1. 输入约束(set_input_delay) 2.6.6.2. 输出约束(set_output_delay)
2.6.7. 创建延迟和偏斜约束(Creating Delay and Skew Constraints) x
2.6.7.1. 高级I/O时序和电路板走线模型延迟(Advanced I/O Timing and Board Trace Model Delay) 2.6.7.2. 最大偏斜(Maximum Skew) (set_max_skew) 2.6.7.3. 网络延迟(Net Delay (set_net_delay))
2.6.8. 创建时序异常(Creating Timing Exceptions) x
2.6.8.1. 时序异常优先(Timing Exception Precedence) 2.6.8.2. 伪路径(False Paths) (set_false_path) 2.6.8.3. 最小和最大延迟 2.6.8.4. 多周期路径(Multicycle Paths) 2.6.8.5. 多周期异常示例 2.6.8.6. 延迟注释(Delay Annotation) 2.6.8.7. 约束设计分区端口
2.6.8.4. 多周期路径(Multicycle Paths) x
2.6.8.4.1. 常见的多周期应用 2.6.8.4.2. Relaxing Setup with Multicycle (set_multicyle_path) 2.6.8.4.3. 相移的使用(-phase)
2.6.8.5. 多周期异常示例 x
2.6.8.5.1. 默认的多周期分析 2.6.8.5.2. End Multicycle Setup = 2 and End Multicycle Hold = 0 2.6.8.5.3. End Multicycle Setup = 2 and End Multicycle Hold = 1 2.6.8.5.4. 具有目地时钟偏斜的相同频率时钟 2.6.8.5.5. 目地时钟频率是源时钟频率的倍数 2.6.8.5.6. 目地时钟频率是带偏移的源时钟频率的倍数 2.6.8.5.7. 源时钟频率是目的时钟频率的倍数 2.6.8.5.8. 源时钟频率是带偏移的目的时钟频率的倍数
2.7. Timing Analyzer Tcl命令 x
2.7.1. quartus_sta可执行文件 2.7.2. 集合命令(Collection Commands)
2.7.2. 集合命令(Collection Commands) x
2.7.2.1. 通配符 2.7.2.2. 添加和删除集合项 2.7.2.3. 集合查询(Query of Collections) 2.7.2.4. 使用get_pins命令
1. 时序分析介绍
2. 使用 Intel® Quartus® Prime Timing Analyzer
A. Intel® Quartus® Prime Pro Edition用户指南

2.6.4.2. 实体绑定的约束示例(Entity-bound Constraint Examples)

此示例说明了如何使用实体绑定的约束来面向一个特定目标实体，从而突出显示自动作用域和手动作用域界定之间的区别。

自动作用域示例(Automatic Scope Example)

在下面的设计中，clk_div实体的两个实例是使用实体绑定的SDC文件方法进行约束的。 设计在经过Fitter规划阶段且时序网表可用后，请按照以下步骤将一个SDC文件与您设计中的一个特定实体相关联：

图 95. 自动作用域示例(Automatic Scope Example)
  1. 创建一个非实体绑定的SDC文件，此文件定义了一个全局作用域的目标约束，并将其添加到工程中。在此设计中，定义了两个时钟(clk0和clk1)。
    # global.sdc
create_clock -period 100MHz -name clk_100 [get_ports clk0]
create_clock -period 75MHz -name clk_75 [get_ports clk1]
  2. 创建第二个SDC文件来约束您的目标实体，并将其添加到工程中。此文件遵循实体绑定的方法并与clk_div实体相关联。因此，约束的定义就好像此实体位于顶层层次结构上。例如，get_pins clkdiv_a|q命令不要求X|U0层次结构。在此示例中，get_current_instance Tcl命令用于为每个时钟生成一个唯一名称。

    在这种特定情况下，SDC文件在模块的输出上创建一个新时钟，get_current_instance Tcl命令为每个时钟生成一个唯一名称。 

    # clk_div.sdc
set unique_clock_name "[get_current_instance]_clkout"
create_generated_clock -divide_by 2 -source [get_pins clkdiv_a|clk] -name $unique_clock_name [get_pins clkdiv_a|q]
  3. 在左侧的Project Tasks窗格的文件列表中，启动与clk_div实体相关联的SDC文件的File Properties对话框。
    1. 在Type下拉列表中，选择SDC File with entity binding (Read by the Timing Analyzer at each fitter stage)选项。
    2. 在Entity下拉列表中，选择 clk_div 。

      这会将自动作用域应用于实体绑定文件，其中过滤器命令中的所有路径都以当前层次结构的顶级路径为前缀。例如，get_registers clkdiv_a命令动态地转换成它的完全层次化命令，例如：get_registers X|U0|clkdiv_a。

      注： 设计必须已经通过了Synthesis阶段才能填充实体列表。
    图 96. File Properties对话框

    您可以通过以下QSF assignment方法来执行此任务：

    set_global_assignment -name SDC_ENTITY_FILE clk_div.sdc -entity clk_div
  4. 重新编译工程以使变更生效。这会使对应的SDC文件在自动作用域模式下有效地绑定到实体。
  5. 通过查看Timing Analyzer中的SDC File List报告来验证实体绑定属性的实现。此报告提供了设计所应用的SDC文件的完整清单。对于实体绑定的SDC文件，此报告显示了重要信息，包括关联的实例、实体名称、库和自动作用域的状态，如下图所示：
    图 97. Timing Analyzer中的SDC文件列表报告
  6. 根据预期目的确定每个约束的正确应用。例如，检查生成的时钟和与时钟层次结构交叉引用来确定是否成功地应用了约束，如下图所示：
    图 98. 在Timing Analyzer中创建生成的时钟窗口
    图 99. Timing Analyzer中的时钟层次结构汇总窗口

手动作用域示例(Manual Scope Example)

若要将实体绑定的SDC文件的作用域修改成手动(例如，使用实体外部的单元)，需使用QSF assignment。通过在实体绑定的SDC文件中包含-no_sdc_promotion参数， 您可以禁止软件在每个集合过滤器前面添加当前实例的完整路径的做法。例如，要更改成手动作用域，在与上面自动作用域示例中的clk_div实体关联的SDC文件中添加-no_sdc_promotion参数，如下所示： 

set_global_assignment -name SDC_ENTITY_FILE clk_div.sdc -entity clk_div -no_sdc_promotion

若要精确地设置集合过滤器的作用域，请使用get_current_instance命令。通过将顶级路径提供给当前实例，可以简化针对实例边界内限制的单元来设置筛选器作用域的过程。 

# clk_div.sdc
set current_entity_instance [get_current_instance]
set unique_clock_name "${current_entity_instance}_clkout"
create_generated_clock -divide_by 2 -source [get_pins clkdiv_a|clk] \
-name $unique_clock_name [get_pins ${current_entity_instance}|clkdiv_a|q]

当对一个指定的实体绑定SDC文件禁止了自动作用域时，Timing Analyzer中的SDC File List报告通过在Promoted栏中显示"No"来表示此更改，如下所示：

图 100. Timing Analyzer中的SDC文件列表报告

通过使用此方法，您可以将SDC实体绑定过程与您的设计流程进行无缝协调，从而提高了约束管理的效率和准确性。

导出和导入一个带实体绑定约的束设计分区

以下示例是将一个SDC文件与包含在分区中的实体相关联，并随后导入到不同的 Intel® Quartus® Prime工程的全面指南。此示例重点关注以下设计中的fifo实体：

图 101. 实体绑定的约束设计示例(Entity-Bound Constraints Design Example)

导出一个设计分区

请按照以下步骤导出一个带实体绑定约束的设计分区：

  1. 将约束应用于fifo实体并通过布局布线(fitter)阶段的初始运行成功地编译设计后，使用Design Partition对话框的Assignments View中的Default选项将fifo实体指定为一个标准分区，如下所示：
    图 102.  Design Partition对话框的Assignments View
  2. 使用实体绑定的SDC文件方法在fifo实体和相应的SDC文件之间建立连接。
    图 103. File Properties对话框
  3. 通过完整的编译流程对整个设计进行编译，以使新的配置生效。
  4. 通过查看Timing Analyzer中的SDC File List报告来确认SDC文件与fifo实体的正确关联。此报告可作为验证SDC关联的一个关键检查点(valuable checkpoint)。
    图 104. Timing Analyzer中的SDC文件列表报告
  5. 在 Intel® Quartus® Prime GUI中，浏览到Project菜单，然后点击Export Design Partition。在Export Design Partition对话框中执行以下操作：
    1. 在Partition name下拉列表中选择要导出的分区。
    2. 使用Partition Database File域中的浏览按钮附加分区数据库文件。
    3. 对链接到所选分区的实体绑定SDC文件选中Include entity-bound SDC files for the selected partition复选框。
    4. 通过在Snapshot下拉列表中选择Synthesized或者Final来指定您的首选项。
    图 105. Export Design Partition对话框

导入一个设计分区

导入一个与新设计中的实体相关联的带实体绑定的SDC文件的分区，需要在设计中存在一个黑匣子包装器(black box wrapper)用于该实体。这个包装器声明一个分区，在该分区中使用了从导入分区获取的数据。请考虑以下名为fifo_imported的实体的示例：

图 106. 一个命名为fifo_imported的实体示例

请按照以下步骤导入一个带实体绑定约束的设计分区：

  1. 确保设计成功编译到Synthesis阶段。
  2. 使用Design Partition对话框的Assignments View并填充以下数据，在包装器实体(wrapper entity)中创建一个新分区：
    1. 指定分区名称和实体实例的层次结构路径。
    2. 指定分区类型为Default。
    3. 在Preservation Level栏中输入synthesized。
    4. 在Partition Database File栏中添加之前工程的.qdb文件。
      图 107.  Design Partition对话框的Assignments View
  3. 编译工程，完成整个编译流程。
  4. 验证实体绑定SDC文件分配的正确应用。使用Timing Analyzer中的SDC File List报告来确认相应约束的应用。
    图 108. Timing Analyzer中的SDC File List报告

通过执行这些全面的步骤，您可以无缝管理SDC文件与分区内实体的关联性，并确保它们在导入到不同工程中时的正确实现。

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