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1. 时序分析介绍 2. 使用 Intel® Quartus® Prime Timing Analyzer A. Intel® Quartus® Prime Pro Edition用户指南
1. 时序分析介绍 x
1.1. 在此版本中新增的内容 1.2. 时序分析基本概念 1.3. 时序分析概述文档修订历史
1.2. 时序分析基本概念 x
1.2.1. 时序路径和时钟分析 1.2.2. 时钟设置分析 1.2.3. 时钟保持分析 1.2.4. 恢复和移除分析(Recovery and removal analysis) 1.2.5. 多周期路径分析 1.2.6. 亚稳性分析(Metastability Analysis) 1.2.7. Timing Pessimism(时序误差) 1.2.8. 时钟数据分析(Clock-As-Data Analysis) 1.2.9. 多角时序分析(Multicorner Timing Analysis) 1.2.10. 时间借用(Time Borrowing)
1.2.1. 时序路径和时钟分析 x
1.2.1.1. 时间网表 1.2.1.2. 时序路径 1.2.1.3. 数据和时钟到达时间 1.2.1.4. 启动沿和锁存沿(Launch and Latch Edges)
1.2.5. 多周期路径分析 x
1.2.5.1. 多周期时钟保持 1.2.5.2. 多周期时钟设置
1.2.10. 时间借用(Time Borrowing) x
1.2.10.1. 时间借用限制 1.2.10.2. 包含锁存器的时间借用
2. 使用 Intel® Quartus® Prime Timing Analyzer x
2.1. 时序分析流程 2.2. 第1步：指定Timing Analyzer设置 2.3. 第2步：指定时序约束 2.4. 第3步：运行Timing Analyzer 2.5. 第4步：分析时序报告 2.6. 应用时序约束 2.7. Timing Analyzer Tcl命令 2.8. 导入编译结果的时序分析 2.9. 使用 Intel® Quartus® Prime Timing Analyzer文档修订历史 2.10. Intel® Quartus® Prime Pro Edition用户指南：Timing Analyzer存档
2.4. 第3步：运行Timing Analyzer x
2.4.1. 设置时序分析的操作条件 2.4.2. 使能时间借用优化(Enabling Time Borrowing Optimization) 2.4.3. 将严重警告升级为错误
2.5. 第4步：分析时序报告 x
2.5.1. 生成时序报告 2.5.2. Cross-Probing with Design Assistant 2.5.3. 从Timing Analyzer运行Design Assistant 2.5.4. 在其他工具中定位时序路径 2.5.5. 将约束与时序报告相关联
2.5.1. 生成时序报告 x
2.5.1.1. Report Fmax Summary(报告Fmax汇总) 2.5.1.2. Report Timing(报告时序) 2.5.1.3. Report Timing By Source Files(按源文件报告时序) 2.5.1.4. Report Data Delay(报告数据延迟) 2.5.1.5. Report Net Delay(报告网络延迟) 2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络) 2.5.1.7. Report Clock Transfers(报告时钟传输) 2.5.1.8. Report Metastability(报告亚稳定性) 2.5.1.9. Report CDC Viewer(报告CDC Viewer) 2.5.1.10. Report Asynchronous CDC(报告异步CDC) 2.5.1.11. Report Logic Depth(报告逻辑深度) 2.5.1.12. Report Neighbor Paths(报告相邻路径) 2.5.1.13. Report Register Spread 2.5.1.14. Report Route Net of Interest 2.5.1.15. Report Retiming Restrictions(报告重定时限制) 2.5.1.16. Report Register Statistics(报告寄存器统计) 2.5.1.17. Report Pipelining Information(报告流水线信息) 2.5.1.18. 报告时间借用数据 2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性) 2.5.1.20. Report Bottlenecks(报告瓶颈)
2.5.1.13. Report Register Spread x
2.5.1.13.1. 具有高时序路径端点张力的寄存器 2.5.1.13.2. 具有高即时扇出张力的寄存器
2.5.1.20. Report Bottlenecks(报告瓶颈) x
2.5.1.20.1. 指定自定义瓶颈标准
2.5.2. Cross-Probing with Design Assistant x
2.5.2.1. 从Design Assistant到Timing Analyzer的交叉探测
2.6. 应用时序约束 x
2.6.1. 建议的初始SDC约束 2.6.2. SDC文件优先级 2.6.3. 修改迭代约束 2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) 2.6.5. 创建时钟和时钟约束 2.6.6. 创建I/O约束 2.6.7. 创建延迟和偏斜约束(Creating Delay and Skew Constraints) 2.6.8. 创建时序异常(Creating Timing Exceptions) 2.6.9. 使用Fitter过约束(Using Fitter Overconstraints) 2.6.10. 示例电路和SDC文件
2.6.1. 建议的初始SDC约束 x
2.6.1.1. Create Clock (create_clock) 2.6.1.2. Derive PLL Clocks (derive_pll_clocks) 2.6.1.3. Derive Clock Uncertainty (derive_clock_uncertainty) 2.6.1.4. Set Clock Groups (set_clock_groups)
2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) x
2.6.4.1. 实体绑定的约束作用域(Entity-bound Constraint Scope) 2.6.4.2. 实体绑定的约束示例(Entity-bound Constraint Examples)
2.6.5. 创建时钟和时钟约束 x
2.6.5.1. 创建基本时钟 2.6.5.2. 创建虚拟时钟 2.6.5.3. 创建生成的时钟(create_generated_clock) 2.6.5.4. Deriving PLL Clocks(派生出PLL时钟) 2.6.5.5. 创建时钟组(set_clock_groups) 2.6.5.6. 时钟效应特性的考量 2.6.5.7. 约束CDC路径
2.6.5.1. 创建基本时钟 x
2.6.5.1.1. 自动时钟检测和约束创建
2.6.5.2. 创建虚拟时钟 x
2.6.5.2.1. 指定I/O接口不确定性 2.6.5.2.2. I/O接口时钟不确定性示例
2.6.5.3. 创建生成的时钟(create_generated_clock) x
2.6.5.3.1. 时钟分频器示例(-divide_by) 2.6.5.3.2. 时钟多路复用器示例
2.6.5.5. 创建时钟组(set_clock_groups) x
2.6.5.5.1. Exclusive Clock Groups(独占时钟组)(-logically_exclusive或者-physically_exclusive) 2.6.5.5.2. 异步时钟组(-asynchronous) 2.6.5.5.3. set_clock_groups约束技巧
2.6.5.6. 时钟效应特性的考量 x
2.6.5.6.1. Set Clock Latency (set_clock_latency) 2.6.5.6.2. 时钟不确定性
2.6.6. 创建I/O约束 x
2.6.6.1. 输入约束(set_input_delay) 2.6.6.2. 输出约束(set_output_delay)
2.6.7. 创建延迟和偏斜约束(Creating Delay and Skew Constraints) x
2.6.7.1. 高级I/O时序和电路板走线模型延迟(Advanced I/O Timing and Board Trace Model Delay) 2.6.7.2. 最大偏斜(Maximum Skew) (set_max_skew) 2.6.7.3. 网络延迟(Net Delay (set_net_delay))
2.6.8. 创建时序异常(Creating Timing Exceptions) x
2.6.8.1. 时序异常优先(Timing Exception Precedence) 2.6.8.2. 伪路径(False Paths) (set_false_path) 2.6.8.3. 最小和最大延迟 2.6.8.4. 多周期路径(Multicycle Paths) 2.6.8.5. 多周期异常示例 2.6.8.6. 延迟注释(Delay Annotation) 2.6.8.7. 约束设计分区端口
2.6.8.4. 多周期路径(Multicycle Paths) x
2.6.8.4.1. 常见的多周期应用 2.6.8.4.2. Relaxing Setup with Multicycle (set_multicyle_path) 2.6.8.4.3. 相移的使用(-phase)
2.6.8.5. 多周期异常示例 x
2.6.8.5.1. 默认的多周期分析 2.6.8.5.2. End Multicycle Setup = 2 and End Multicycle Hold = 0 2.6.8.5.3. End Multicycle Setup = 2 and End Multicycle Hold = 1 2.6.8.5.4. 具有目地时钟偏斜的相同频率时钟 2.6.8.5.5. 目地时钟频率是源时钟频率的倍数 2.6.8.5.6. 目地时钟频率是带偏移的源时钟频率的倍数 2.6.8.5.7. 源时钟频率是目的时钟频率的倍数 2.6.8.5.8. 源时钟频率是带偏移的目的时钟频率的倍数
2.7. Timing Analyzer Tcl命令 x
2.7.1. quartus_sta可执行文件 2.7.2. 集合命令(Collection Commands)
2.7.2. 集合命令(Collection Commands) x
2.7.2.1. 通配符 2.7.2.2. 添加和删除集合项 2.7.2.3. 集合查询(Query of Collections) 2.7.2.4. 使用get_pins命令
1. 时序分析介绍
2. 使用 Intel® Quartus® Prime Timing Analyzer
A. Intel® Quartus® Prime Pro Edition用户指南

2.5.5. 将约束与时序报告相关联

理解时序分析报告中出现时序约束和违规的方式对于理解结果至关重要。以下示例显示了特定约束是如何影响时序分析报告的。 大多数时序约束仅影响时钟启动沿和锁存沿。具体来说，create_clock和create_generated_clock创建具有默认关系的时钟。但是， set_multicycle_path异常会修改默认的设置和保持关系。set_max_delay和set_min_delay约束是低级覆盖(low-level overrides)，明确地指示出启动沿和锁存沿的最大延迟和最小延迟。

下图显示了在一条特定路径上运行Report Timing的结果。运行Report Timing之后，您可以在Data Path和Waveform选项卡上查看增量延迟。Waveform选项卡使您能够直观地引用Data Path数据以及原始的.sdc约束。您可以使用Waveform选项卡轻松地查看约束的应用方式和位置。

图 85. 报告时序(Waveform选项卡)
在下例中，设计包含一个通过10 ns周期驱动源寄存器和目的寄存器的时钟。这产生一个10 ns的设置关系(launch edge = 0 ns, latch edge = 10ns)和0 ns的保持关系(launch edge = 0 ns, latch edge = 0 ns)，命令如下： 
create_clock -name clocktwo -period 10.000 [get_ports {clk2}]
图 86. 设置关系10ns
图 87. 保持关系0ns
添加set_multicycle_path约束会添加多个周期以放宽设置关系或打开窗口，使得设置关系为20 ns，而保持关系仍为0 ns： 
set_multicycle_path -from clocktwo -to clocktwo -setup -end 2
set_multicycle_path -from clocktwo -to clocktwo -hold -end 1
图 88. 设置关系20ns

添加以下set_max_delay约束将明确地覆盖设置关系： 

set_max_delay -from [get_registers {regA}] -to \
     [get_registers {regB}] 15

请注意，对于这些不同约束，唯一变化的是设置和保持分析的启动沿时间和锁存沿时间。每隔一行的项目都来自FPGA内部的延迟，并且对于给定的fit是静态的。查看这些报告以分析约束如何影响时序报告。

图 89. 使用set_max_delay

对于I/O，您必须添加set_input_delay和set_output_delay约束，如下例所示。这些约束描述了FPGA设计外部连接到设计I/O端口的信号的延迟。 

create_clock -period 10 [get_ports clk] 
# Clock used by the transfer, clock relationship is 10ns

# Setup constraints
set_output_delay -clock clk -max 1.2 [get_ports out] 
# Subtracted from Data Required Path as oExt
set_max_delay -from [get_registers B] 12 
# Sets latch edge time

# Hold constraints
set_output_delay -clock clk -min 2.3 [get_ports out] 
# Subtracted from Data Required Path as oExt
set_min_delay -from [get_registers B] 8 
# Sets latch edge time

这些约束的值是设计中一个外部寄存器与一个端口之间的外部信号延迟。set_input_delay和set_output_delay的-clock参数指定了外部信号所属的时钟域，或者连接到I/O端口的外部寄存器的时钟域。-min和-max选项指定最坏情况或最佳情况延迟；不指定任何一个选项会导致最坏情况和最佳情况延迟相等。I/O延迟在Type栏中显示为iExt或者oExt，如下面的示例报告所示。

图 90. Reg-To-Output Same-Clock传输的设置时序裕量路径报告和波形
图 91. Reg-To-Output Same-Clock传输的保持时序裕量路径报告和波形

时钟关系是一个传输的启动时钟沿与锁存时钟沿之间的差异，时钟关系由时钟波形，多周期约束以及最小和最大延迟约束决定的。Timing Analyzer还将set_output_delay的值作为oExt值进行添加。对于输出，此值是Data Required Path的一部分 ，因为这是分析的外部部分。设置报告减去-max值，使设置关系更难满足，因为Data Arrival Path延迟必须短于Data Required Path延迟。Timing Analyzer还减去-min值。此减法是一个负数导致更具限制性的保持时序的原因。Data Arrival Path延迟必须长于Data Required Path延迟。

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