Intel® Stratix® 10 MX (DRAM系统级封装)器件概述

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ID 683149
日期 2/27/2018
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1. Stratix 10 MX (DRAM系统级封装)器件概述
1. Stratix 10 MX (DRAM系统级封装)器件概述 x
1.1. Stratix 10 MX器件 1.2. Stratix 10 MX器件的创新 1.3. Stratix 10 MX功能总结 1.4. Stratix 10 MX结构图 1.5. Stratix 10 MX系列计划 1.6. 异构3D堆栈式HBM2 DRAM存储器 1.7. HyperFlex内核体系结构 1.8. 异构3D SiP收发器Tile 1.9. Stratix 10 MX收发器 1.10. PCI Express Gen1/Gen2/Gen3硬核IP 1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP 1.12. 10G以太网硬核IP 1.13. Interlaken PCS硬核IP 1.14. 外部存储器和通用I/O 1.15. 自适应逻辑模块(ALM) 1.16. 内核时钟 1.17. 小数分频综合PLL和I/O PLL 1.18. 内部嵌入式存储器 1.19. 精度可调DSP模块 1.20. 硬核处理器系统(HPS) 1.21. 电源管理 1.22. 器件配置和安全器件管理器(SDM) 1.23. 器件安全 1.24. 使用PCI Express的通过协议配置 1.25. 部分和动态重配置 1.26. 快进编译(Fast Forward Compile) 1.27. 单粒子翻转(SEU)检错和纠错 1.28. 文件修订历史
1.5. Stratix 10 MX系列计划 x
1.5.1. 可用选项
1.9. Stratix 10 MX收发器 x
1.9.1. PMA功能 1.9.2. PCS功能
1.20. 硬核处理器系统(HPS) x
1.20.1. Stratix 10 MX HPS的主要功能：
1. Stratix 10 MX (DRAM系统级封装)器件概述

1.17. 小数分频综合PLL和I/O PLL

Intel® Stratix® 10 MX器件含有多达32个小数分频综合PLL (fPLL)，用于收发器或者在内核架构中使用。

fPLL位于3D SiP收发器H-tile，每个tile有8个，与收发器通道相邻。通过综合单个参考时钟源中的多个时钟频率，fPLL可用于减少电路板所需的振荡器数量以及所需的时钟管脚数量。除了对收发器发送PLL综合参考时钟频率，fPLL也可以直接用于发送时钟。每个fPLL可以独立地配置成传统整数模式、或者三阶增量总和调制的增强型小数分频模式。

除了fPLL， Intel® Stratix® 10 MX器件包含高达15个整数I/O PLL (IOPLL)，在内核架构中使用以简化外部存储器接口和高速LVDS接口的设计。IOPLL位于每个bank的48个通用I/O中，每个I/O bank 1个，在每个I/O bank中与硬核存储控制器和LVDS SerDes相邻。这使时序收敛更加容易，因为IOPLL与需要使用它们的I/O紧密地耦合在一起。IOPLL可用于内核中的通用应用，例如：时钟网络延迟补偿和零延迟时钟缓冲。

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