SDI II IP核用户指南

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ID 683133
日期 5/08/2017
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文档目录 x
1. SDI II IP核快速参考 2. SDI II IP核概述 3. SDI II IP核启用 4. SDI II IP核参数 5. SDI II IP核功能性说明 6. SDI II IP核信号 7. SDI II IP核设计考量 8. Arria V，Cyclone V和Stratix V器件的设计实例 A. SDI II IP核用户指南档案 B. SDI II IP核用户指南修订历史
2. SDI II IP核概述 x
2.1. 一般性说明 2.2. 性能和资源利用率
3. SDI II IP核启用 x
3.1. 安装和许可 3.2. 设计演练（Walkthrough） 3.3. SDI II IP核组件文件 3.4. 编译SDI II IP核设计 3.5. 编程FPGA
3.2. 设计演练（Walkthrough） x
3.2.1. 创建一个新的 Quartus® Prime工程 3.2.2. 启动IP Catalog 3.2.3. 参数化IP内核 3.2.4. 生成设计实例和仿真测试台
5. SDI II IP核功能性说明 x
5.1. 协议 5.2. 收发器 5.3. 子模块 5.4. 可选特性
5.1. 协议 x
5.1.1. 发送器 5.1.2. 接收器
5.3. 子模块 x
5.3.1. 插入行 5.3.2. 插入/检查CRC 5.3.3. 插入载荷ID 5.3.4. 匹配TRS 5.3.5. 扰频器 5.3.6. TX采样 5.3.7. 时钟使能生成器 5.3.8. RX采样 5.3.9. 检测视频标准 5.3.10. 检测1和1/1.001速率 5.3.11. 收发器控制器 5.3.12. 解扰器 5.3.13. TRS对齐器 5.3.14. 3Gb Demux 5.3.15. 抽取行 5.3.16. 抽取载荷ID 5.3.17. 检测格式 5.3.18. 同步流 5.3.19. 转换SD位 5.3.20. 插入同步位 5.3.21. 移除同步位
5.4. 可选特性 x
5.4.1. HD-SDI双链路到3G-SDI（Level B）转换 5.4.2. 3G-SDI（Level B）到HD-SDI双链路转换 5.4.3. SMPTE RP168切换支持 5.4.4. 双/三标准SD 20-Bit接口 5.4.5. Arria V，Cyclone V和Stratix V器件的动态TX时钟切换
6. SDI II IP核信号 x
6.1. SDI II核复位和时钟 6.2. 发送器协议信号 6.3. 接收器协议信号 6.4. 收发器信号
6.2. 发送器协议信号 x
6.2.1. 映像映射
6.3. 接收器协议信号 x
6.3.1. rx_format
7. SDI II IP核设计考量 x
7.1. 收发器操作指南 7.2. 时序违规
7.1. 收发器操作指南 x
7.1.1. Arria V，Cyclone V和Stratix V器件中收发器操作。 7.1.2. Arria 10器件中收发器操作
7.1.1. Arria V，Cyclone V和Stratix V器件中收发器操作。 x
7.1.1.1. 修改收发器重配置控制器 7.1.1.2. 修改重配置管理 7.1.1.3. 修改重配置
7.1.2. Arria 10器件中收发器操作 x
7.1.2.1. 合并同一通道中的Simplex模式收发器 7.1.2.2. 三标准和多标准下使用生成的Arria 10重配置管理 7.1.2.3. 确保独立RX和TX操作在相同通道中进行 7.1.2.4. Fitter阶段的潜在布线性问题
8. Arria V，Cyclone V和Stratix V器件的设计实例 x
8.1. 设计实例组件 8.2. 设计参考 8.3. 仿真SDI II IP核设计
8.1. 设计实例组件 x
8.1.1. 视频码型生成器 8.1.2. 收发器重配置控制器 8.1.3. 重配置管理 8.1.4. 重配置路由器 8.1.5. Avalon-MM Translators
8.2. 设计参考 x
8.2.1. 视频码型生成器信号 8.2.2. 收发器重配置控制器信号 8.2.3. 重配置管理参数 8.2.4. 重配置路由器信号
8.3. 仿真SDI II IP核设计 x
8.3.1. 仿真运行时间
1. SDI II IP核快速参考
2. SDI II IP核概述
3. SDI II IP核启用
4. SDI II IP核参数
5. SDI II IP核功能性说明
6. SDI II IP核信号
7. SDI II IP核设计考量
8. Arria V，Cyclone V和Stratix V器件的设计实例
A. SDI II IP核用户指南档案
B. SDI II IP核用户指南修订历史

7.1.1.2. 修改重配置管理

进行以下改变来修改重配置管理：

  • 编辑sdi_ii_ed_reconfig_mgmt.v中的Number_of_channels参数。该参数值应该为设计中声明的SDI RX通道的总数。本实例中，NUM_CHS为3。
  • 连接多个SDI实例和重配置管理块之间的接口信号—sdi_rx_start_reconfig，sdi_rx_reconfig_done和sdi_rx_std。连接用户和重配置管理块之间的接口信号—sdi_tx_start_reconfig，sdi_tx_reconfig_done和sdi_tx_pll_sel。必须按照重配置逻辑源文件（sdi_ii_reconfig_logic.v）中的逻辑通道号（rx_log_ch_num和tx_log_ch_num）的顺序来连接信号。例如： 
wire tx_start_reconfig_ch2,tx_start_reconfig_ch1,tx_start_reconfig_ch0;
wire tx_pll_sel_ch2,tx_pll_sel_ch1,tx_pll_sel_ch0;
wire tx_reconfig_done_ch2,tx_reconfig_done _ch1,tx_reconfig_done_ch0;
wire rx_start_reconfig_ch2,rx_start_reconfig_ch1,rx_start_reconfig_ch0;
wire [1:0] rx_std_ch2, rx_std_ch1,rx_std_ch0;
wire rx_reconfig_done_ch2,rx_reconfig_done _ch1,rx_reconfig_done_ch0;

sdi_ii_ed_reconfig_mgmt #(
   . NUM_CHS (3),
) u_reconfig_mgmt (
   .sdi_tx_start_reconfig (tx_start_reconfig_ch2, tx_start_reconfig_ch1,tx_start_reconfig_ch0), 
   .sdi_tx_pll_sel  (tx_pll_sel_ch2,tx_pll_sel_ch1,tx_pll_sel_ch0),
   .sdi_tx_reconfig_done (tx_reconfig_done_ch2, tx_reconfig_done_ch1,tx_reconfig_done_ch0), 
   .sdi_rx_start_reconfig (rx_start_reconfig_ch2, rx_start_reconfig_ch1,rx_start_reconfig_ch0), 
   .sdi_rx_std   (rx_std_ch2,rx_std_ch1,rx_std_ch0),
   .sdi_rx_reconfig_done (rx_reconfig_done_ch2, rx_reconfig_done_ch1,rx_reconfig_done_ch0)
)
  • 重配置逻辑源文件中，线路rx_log_ch_num的默认设置为0和2分别对应0和channel 1。线路tx_log_ch_num的默认设置为0和2（双工）或3（TX）分别对应channel 0和channel 1。这些数字与收发器重配置控制器中设置的Number_of_channels参数值相关。每个SDI通道的逻辑通道数如下表所示。
表 21.  每个SDI通道的逻辑通道数

SDI通道

方向

重配置接口

数

逻辑通道数

0

双工

2

  • 0：RX/TX通道
  • 1：Tx PLL

1

RX和TX

3（1个用作RX，2个用作TX）

  • 2：RX通道
  • 3：TX通道
  • 4：TX PLL

2

双工

2

  • 5：RX/TX通道
  • 6：TX PLL
  • 编辑重配置逻辑源文件为附件SDI双工实例分配逻辑通道数，并占用SDI Ch2。源文件中指定的逻辑通道数是打算用于动态重配置的重配置接口。例如，如果TX通道要用于动态重配置，则tx_log_ch_num[2]应为5。 
wire [7:0] rx_log_ch_num [0:NUM_CHS-1];
   assign rx_log_ch_num[0] = 8'd0; // Duplex Rx channel share same 
                                      logical channel number with Tx
   assign rx_log_ch_num[1] = 8'd2; // Rx channel
   assign rx_log_ch_num[2] = 8'd5; // Duplex Rx channel
   
wire [7:0] tx_log_ch_num [0:NUM_CHS-1];
   assign tx_log_ch_num[0] = 8'd0; // Duplex Tx channel share same 
                                      logical channel number with Rx
   assign tx_log_ch_num[1] = 8'd3; // Tx channel
   assign tx_log_ch_num[2] = 8'd5; // Duplex Tx channel
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