P-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* 用户指南

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ID 683059
日期 4/04/2024
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1. 关于P-tile Avalon® Intel® FPGA IPs for PCI Express 2. IP架构和功能描述 3. 高级特性 4. 接口 5. 参数 6. 测试台 7. 故障排除/调试(Troubleshooting/Debugging) 8. P-tile Avalon® Streaming Intel FPGA IP for PCI Express* 用户指南归档 9. P-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* 用户指南文档修订历史 A. 配置空间寄存器 B. Root Port枚举 C. Endpoint模式下地址转换服务(ATS)的实现 D. 在TLP Bypass模式下转发到用户应用程序的数据包 E. 使用Avery BFM进行Intel P-Tile PCI Express Gen4 x16仿真 F. 对独立热复位的分叉端点支持 G. P-Tile Avalon Streaming Intel FPGA IP for PCI Express的裕度掩模
1. 关于P-tile Avalon® Intel® FPGA IPs for PCI Express x
1.1. 概述 1.2. 特性 1.3. 发布信息 1.4. 器件系列支持 1.5. 性能和资源利用 1.6. IP Core和设计示例支持级别
1.1. 概述 x
1.1.1. 标准和规范合规性
2. IP架构和功能描述 x
2.1. 架构 2.2. 功能说明
2.1. 架构 x
2.1.1. 时钟域 2.1.2. Refclk 2.1.3. 复位(Reset)
2.1.3. 复位(Reset) x
2.1.3.1. 独立PERST
2.2. 功能说明 x
2.2.1. PMA/PCS 2.2.2. 数据链路层(Data Link Layer)概述 2.2.3. 传输层(Transaction Layer)概述
3. 高级特性 x
3.1. PCIe* 端口分叉和PHY通道映射 3.2. 虚拟化支持 3.3. TLP Bypass模式
3.2. 虚拟化支持 x
3.2.1. SR-IOV支持 3.2.2. VirtIO支持
3.2.1. SR-IOV支持 x
3.2.1.1. SR-IOV支持的功能列表 3.2.1.2. 实现 3.2.1.3. VF到PF映射 3.2.1.4. 功能级别复位(Function Level Reset，FLR)
3.2.1.2. 实现 x
3.2.1.2.1. VF错误标志接口(仅适用于x16/x8内核)
3.2.2. VirtIO支持 x
3.2.2.1. VirtIO支持的功能列表 3.2.2.2. 概述 3.2.2.3. 参数 3.2.2.4. VirtIO PCI配置访问接口 3.2.2.5. 寄存器
3.2.2.5. 寄存器 x
3.2.2.5.1. VirtIO通用配置功能寄存器(地址：0x012) 3.2.2.5.2. VirtIO通用配置BAR指示器寄存器(地址：0x013) 3.2.2.5.3. VirtIO通用配置BAR偏移寄存器(地址：0x014) 3.2.2.5.4. VirtIO通用配置结构长度寄存器(地址：0x015) 3.2.2.5.5. VirtIO通知功能寄存器(地址：0x016) 3.2.2.5.6. VirtIO通知BAR指示器寄存器(地址：0x017) 3.2.2.5.7. VirtIO通知BAR偏移寄存器(地址：0x018) 3.2.2.5.8. VirtIO通知结构长度寄存器(地址：0x019) 3.2.2.5.9. VirtIO通知Notify Off乘数寄存器(地址：0x01A) 3.2.2.5.10. VirtIO ISR状态功能寄存器(地址：0x02F) 3.2.2.5.11. VirtIO ISR状态BAR指示器寄存器(地址：0x030) 3.2.2.5.12. VirtIO ISR状态BAR偏移寄存器(地址：0x031) 3.2.2.5.13. VirtIO ISR状态结构长度寄存器(地址：0x032) 3.2.2.5.14. VirtIO特定于器件的功能寄存器(地址：0x033) 3.2.2.5.15. VirtIO特定于器件的BAR指示器寄存器(地址：0x034) 3.2.2.5.16. VirtIO特定于器件的BAR偏移寄存器(地址：0x035) 3.2.2.5.17. VirtIO特定于器件的结构长度寄存器(地址：0x036) 3.2.2.5.18. VirtIO PCI配置访问功能寄存器(地址：0x037) 3.2.2.5.19. VirtIO PCI配置访问BAR指示器寄存器(地址：0x038) 3.2.2.5.20. VirtIO PCI配置访问BAR偏移寄存器(地址：0x039) 3.2.2.5.21. VirtIO PCI配置访问结构长度寄存器(地址：0x03A) 3.2.2.5.22. VirtIO PCI配置访问数据寄存器(地址：0x03B)
3.3. TLP Bypass模式 x
3.3.1. 概述 3.3.2. TLP Bypass模式的寄存器设置 3.3.3. 用户 Avalon® -MM接口 3.3.4. Avalon® -ST接口
3.3.2. TLP Bypass模式的寄存器设置 x
3.3.2.1. TLPBYPASS_ERR_EN (地址0x104194) 3.3.2.2. TLPBYPASS_ERR_STATUS (地址0x104190)
3.3.4. Avalon® -ST接口 x
3.3.4.1. 配置TLP (Configuration TLP) 3.3.4.2. 发送接口 3.3.4.3. 接收接口 3.3.4.4. 格式错误的TLP (Malformed TLP) 3.3.4.5. ECRC
4. 接口 x
4.1. 概述 4.2. 时钟和复位 4.3. 串行数据接口 4.4. Avalon-ST接口 4.5. 硬核IP状态接口 4.6. 中断接口 4.7. 错误接口(Error Interface) 4.8. 热插拔接口(Hot Plug Interface)(仅限RP) 4.9. 电源管理接口(Power Management Interface) 4.10. 配置输出接口(Configuration Output Interface) 4.11. 配置拦截接口(仅限EP) 4.12. Hard IP重配置接口 4.13. PHY重配置接口 4.14. 页面请求服务(PRS)接口(仅限EP)
4.2. 时钟和复位 x
4.2.1. 接口时钟信号 4.2.2. 复位
4.2.2. 复位 x
4.2.2.1. 接口复位信号 4.2.2.2. 功能级复位(FLR)接口(仅限EP)
4.4. Avalon-ST接口 x
4.4.1. Avalon-ST RX和TX接口的TLP报头和数据对齐 4.4.2. Avalon® -ST RX接口 4.4.3. Avalon® -ST RX接口rx_st_ready行为 4.4.4. RX流程控制接口 4.4.5. Avalon® -ST TX接口 4.4.6. Avalon® -ST TX接口tx_st_ready行为 4.4.7. TX流程控制接口(TX Flow Control Interface) 4.4.8. 标签分配(Tag Allocation)
4.4.8. 标签分配(Tag Allocation) x
4.4.8.1. Completion缓冲器大小
4.6. 中断接口 x
4.6.1. 传统中断 4.6.2. MSI 4.6.3. MSI-X
4.6.3. MSI-X x
4.6.3.1. 实现MSI-X中断
4.7. 错误接口(Error Interface) x
4.7.1. Completion超时接口 4.7.2. VF错误标志接口(VF Error Flags Interface)
4.12. Hard IP重配置接口 x
4.12.1. 用户Avalon-MM接口的地址映射 4.12.2. 配置寄存器访问
4.12.1. 用户Avalon-MM接口的地址映射 x
4.12.1.1. 用户Avalon-MM控制寄存器(偏移0x104068)
4.12.2. 配置寄存器访问 x
4.12.2.1. 使用直接User Avalon-MM接口(字节访问) 4.12.2.2. 使用调试寄存器接口访问(Dword访问)
5. 参数 x
5.1. 顶层设置(Top-Level Settings) 5.2. 内核参数
5.2. 内核参数 x
5.2.1. Avalon® 参数 5.2.2. 基地址寄存器(Base Address Register) 5.2.3. PCI Express和PCI功能参数 5.2.4. 器件识别寄存器 5.2.5. 配置，调试和扩展选项
5.2.3. PCI Express和PCI功能参数 x
5.2.3.1. 器件功能(Device Capabilities) 5.2.3.2. VirtIO参数 5.2.3.3. 链路功能(Link Capabilities) 5.2.3.4. 传统中断管脚寄存器(Legacy Interrupt Pin Register) 5.2.3.5. MSI功能(MSI Capabilities) 5.2.3.6. MSI-X功能(MSI-X Capabilities) 5.2.3.7. 插槽功能(Slot Capabilities) 5.2.3.8. 延迟容忍报告(Latency Tolerance Reporting，LTR) 5.2.3.9. 进程地址空间ID (Process Address Space ID，PASID) 5.2.3.10. 器件序列号功能(Device Serial Number Capability) 5.2.3.11. 页面请求服务(Page Request Service，PRS) 5.2.3.12. 访问控制服务(Access Control Service，ACS)功能 5.2.3.13. 电源管理(Power Management) 5.2.3.14. 供应商特定扩展功能(Vendor Specific Extended Capability，VSEC)寄存器 5.2.3.15. TLP处理提示(TLP Processing Hints，TPH) 5.2.3.16. 地址转换服务(Address Translation Service，ATS)功能
5.2.3.1. 器件功能(Device Capabilities) x
5.2.3.1.1. 多功能和SR-IOV系统参数
6. 测试台 x
6.1. 端点测试台(Endpoint Testbench) 6.2. 测试驱动程序模块(Test Driver Module) 6.3. 根端口BFM (Root Port BFM)
6.3. 根端口BFM (Root Port BFM) x
6.3.1. BFM存储器映射(BFM Memory Map) 6.3.2. 配置空间总线和器件编号 6.3.3. Root Port和Endpoint的配置 6.3.4. 发出读和写传输到应用层 6.3.5. BFM程序与函数
6.3.5. BFM程序与函数 x
6.3.5.1. ebfm_barwr程序 6.3.5.2. ebfm_barwr_imm程序 6.3.5.3. ebfm_barrd_wait程序 6.3.5.4. ebfm_barrd_nowt程序 6.3.5.5. ebfm_cfgwr_imm_wait程序 6.3.5.6. ebfm_cfgwr_imm_nowt程序 6.3.5.7. ebfm_cfgrd_wait程序 6.3.5.8. ebfm_cfgrd_nowt程序 6.3.5.9. BFM配置程序 6.3.5.10. BFM共享存储器访问程序 6.3.5.11. BFM日志和消息程序 6.3.5.12. Verilog HDL格式化函数
6.3.5.9. BFM配置程序 x
6.3.5.9.1. ebfm_cfg_rp_ep程序 6.3.5.9.2. ebfm_cfg_decode_bar程序
6.3.5.10. BFM共享存储器访问程序 x
6.3.5.10.1. 共享存储器常量 6.3.5.10.2. shmem_write任务 6.3.5.10.3. shmem_read函数 6.3.5.10.4. shmem_display Verilog HDL函数 6.3.5.10.5. shmem_fill程序 6.3.5.10.6. shmem_chk_ok函数
6.3.5.11. BFM日志和消息程序 x
6.3.5.11.1. ebfm_display Verilog HDL函数 6.3.5.11.2. ebfm_log_stop_sim Verilog HDL函数 6.3.5.11.3. ebfm_log_set_suppressed_msg_mask任务 6.3.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 6.3.5.11.5. ebfm_log_open Verilog HDL函数 6.3.5.11.6. ebfm_log_close Verilog HDL函数
6.3.5.12. Verilog HDL格式化函数 x
6.3.5.12.1. himage1 6.3.5.12.2. himage2 6.3.5.12.3. himage4 6.3.5.12.4. himage8 6.3.5.12.5. himage16 6.3.5.12.6. dimage1 6.3.5.12.7. dimage2 6.3.5.12.8. dimage3 6.3.5.12.9. dimage4 6.3.5.12.10. dimage5 6.3.5.12.11. dimage6 6.3.5.12.12. dimage7
7. 故障排除/调试(Troubleshooting/Debugging) x
7.1. 硬件 7.2. 调试工具包(Debug Toolkit)
7.1. 硬件 x
7.1.1. 调试链路训练问题 7.1.2. 调试数据传输和性能问题
7.1.1. 调试链路训练问题 x
7.1.1.1. 通用工具和实用程序 7.1.1.2. Signal Tap II Logic Analyzer 7.1.1.3. 其他调试工具
7.1.2. 调试数据传输和性能问题 x
7.1.2.1. 高级错误报告(AER) 7.1.2.2. 二级(Second-Level)调试工具
7.2. 调试工具包(Debug Toolkit) x
7.2.1. 概述 7.2.2. 使能P-Tile Debug Toolkit 7.2.3. 运行P-Tile Debug Toolkit 7.2.4. 使用P-Tile Debug Toolkit 7.2.5. 使用P-Tile Link Inspector
A. 配置空间寄存器 x
A.1. 配置空间寄存器 A.2. 虚拟化的配置空间寄存器 A.3. 英特尔定义的VSEC功能寄存器
A.1. 配置空间寄存器 x
A.1.1. 寄存器访问定义 A.1.2. PCIe配置标头寄存器 A.1.3. PCI Express功能结构(Capability Structures) A.1.4. 物理层16.0 GT/s扩展功能结构 A.1.5. MSI-X寄存器
A.2. 虚拟化的配置空间寄存器 x
A.2.1. SR-IOV虚拟化扩展功能寄存器地址映射 A.2.2. 每个虚拟功能的PCIe配置寄存器
A.2.2. 每个虚拟功能的PCIe配置寄存器 x
A.2.2.1. Alternative Routing ID (ARI)功能结构 A.2.2.2. TLP Processing Hint (TPH)功能结构 A.2.2.3. Address Translation Services (ATS)功能结构 A.2.2.4. Access Control Services (ACS)功能结构
A.2.2.1. Alternative Routing ID (ARI)功能结构 x
A.2.2.1.1. ARI增强型功能标头寄存器(偏移0x0) A.2.2.1.2. ARI功能和控制寄存器(Offset 0x4)
A.2.2.2. TLP Processing Hint (TPH)功能结构 x
A.2.2.2.1. TPH Requester增强型功能标头(Offset 0x0) A.2.2.2.2. TPH请求程序功能寄存器(偏移0x4) A.2.2.2.3. TPH请求程序控制寄存器(偏移0x8)
A.2.2.3. Address Translation Services (ATS)功能结构 x
A.2.2.3.1. ATS增强型功能标头(偏移0x0) A.2.2.3.2. ATS功能寄存器和ATS控制寄存器(偏移0x4)
A.2.2.4. Access Control Services (ACS)功能结构 x
A.2.2.4.1. ACS扩展功能标头(偏移0x0) A.2.2.4.2. ACS功能寄存器(偏移0x4) A.2.2.4.3. ACS控制寄存器(偏移0x6) A.2.2.4.4. 出口控制向量(偏移量0x8)
A.3. 英特尔定义的VSEC功能寄存器 x
A.3.1. 英特尔定义的VSEC功能标头(偏移00h) A.3.2. 英特尔定义的供应商特定标头(偏移04h) A.3.3. 英特尔标记(Intel Marker (Offset 08h)) A.3.4. JTAG Silicon ID (Offset 0x0C - 0x18) A.3.5. 用户可配置器件和板级ID(偏移0x1C - 0x1D) A.3.6. 通用控制和状态寄存器(偏移0x30) A.3.7. 不可纠正的内部错误状态寄存器(偏移0x34) A.3.8. 不可纠正的内部错误掩模寄存器(偏移0x38) A.3.9. 可纠正的内部错误状态寄存器(偏移0x3C) A.3.10. 可纠正的内部错误屏蔽寄存器(偏移0x40)
C. Endpoint模式下地址转换服务(ATS)的实现 x
C.1. 发送转换/未转换的请求(Sending Translated/Untranslated Requests) C.2. 从Endpoint (EP)发送一个Page Request Message到Root Complex (RC) C.3. 使请求(Request)/完成(Completion)无效
D. 在TLP Bypass模式下转发到用户应用程序的数据包 x
D.1. EP TLP Bypass模式(上游) D.2. RC TLP Bypass模式(下游)
E. 使用Avery BFM进行Intel P-Tile PCI Express Gen4 x16仿真 x
E.1. 概述 E.2. 生成PCIe PIO示例设计 E.3. 集成Avery BFMs (Root Complex) E.4. 配置Avery BFM和更新仿真脚本 E.5. 编译和仿真 E.6. 查看结果
E.2. 生成PCIe PIO示例设计 x
E.2.1. Avalon® -ST PCIe PIO示例设计
F. 对独立热复位的分叉端点支持 x
F.1. PCI Express复位 F.2. P-tile PCIe设计约束
F.2. P-tile PCIe设计约束 x
F.2.1. P-tile双端点系统配置
G. P-Tile Avalon Streaming Intel FPGA IP for PCI Express的裕度掩模 x
G.1. 裕度掩模(Margin Masks)概述 G.2. Nx5测试效率 G.3. 调试工具包裕度方法
G.2. Nx5测试效率 x
G.2.1. 首次测试 G.2.2. 抽查测试
G.3. 调试工具包裕度方法 x
G.3.1. Debug Toolkit (DTK)测试流程 G.3.2. 基于裕度掩模值的DTK裕度评估
1. 关于P-tile Avalon® Intel® FPGA IPs for PCI Express
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 测试台
7. 故障排除/调试(Troubleshooting/Debugging)
8. P-tile Avalon® Streaming Intel FPGA IP for PCI Express* 用户指南归档
9. P-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* 用户指南文档修订历史
A. 配置空间寄存器
B. Root Port枚举
C. Endpoint模式下地址转换服务(ATS)的实现
D. 在TLP Bypass模式下转发到用户应用程序的数据包
E. 使用Avery BFM进行Intel P-Tile PCI Express Gen4 x16仿真
F. 对独立热复位的分叉端点支持
G. P-Tile Avalon Streaming Intel FPGA IP for PCI Express的裕度掩模

4.7.1. Completion超时接口

P-Tile IP for PCIe的特性包括一种Completion超时机制，用于跟踪用户应用程序发送的Non-Posted请求和接收到的相应Completion。当P-Tile IP检测到Completion超时时会通过置位cpl_timeout_o信号通知用户应用程序。

当发生Completion超时时，用户应用程序可以使用 Avalon® -MM Completion Timeout Interface (为每个端口)访问Hard IP中的Completion超时FIFO，以获取有关事件的更多详细信息，并在必要时更新AER功能寄存器。Completion超时FIFO变空后，IP内核置低cpl_timeout_o信号。

cpl_timeout_avmm接口同步到cpl_timeout_avmm_clk_i时钟。

示例：

当cpl_timeout_o置位时，用户应用程序可以发出一个 Avalon® -MM Read，从Completion FIFO检索信息。然后，用户应用程序可以发出一个 Avalon® -MM Write，将1写入到CONTROL寄存器的bit[0]中以访问下一个数据。

注： 用户应用程序逻辑不应在TLP Bypass模式期间使用此接口，因为此接口上的信息在TLP Bypass模式下是无效的。

应用逻辑必须读取completion超时接口状态寄存器来跟踪FIFO满和空标记。一旦completion超时FIFO指示其已满，任何后续的completion超时数据包信息将不会被超时接口捕获。

图 37. Completion超时接口时序图
表 68.  Completion超时范围
信号名称 方向 描述 时钟域 EP/RP/BP
cpl_timeout_o O

表示在预期的时间窗口内未收到一个请求的completion TLP的事件。

只要Hard IP中的completion超时FIFO是空的，IP内核就会置位此信号。

您可以通过查看completion超时 Avalon® -MM接口(下面有列出)上的信号来获取有关completion超时事件的更多详细信息。

coreclkout_hip EP/RP
cpl_timeout_avmm_read_i I Avalon® -MM读使能。 cpl_timeout_avmm_clk_i EP/RP
cpl_timeout_avmm_readdata_o[7:0] O Avalon® -MM读数据输出。 cpl_timeout_avmm_clk_i EP/RP
cpl_timeout_avmm_readdata_valid_o O 这些信号会限定进入应用层(Application Layer)的cpl_timeout_avmm_readdata_o信号。 cpl_timeout_avmm_clk_i EP/RP
cpl_timeout_avmm_write_i I Avalon® -MM写使能。 cpl_timeout_avmm_clk_i EP/RP
cpl_timeout_avmm_writedata_i[7:0] I Avalon® -MM写数据输入。 cpl_timeout_avmm_clk_i EP/RP
cpl_timeout_avmm_addr_i[20:0] I

Avalon® -MM地址输入。

[20:3] : 保留。将它们连接到0。

[2:0] : FIFO寄存器的地址。请参考下面的地址映射表来了解更多详细信息。

 cpl_timeout_avmm_clk_i EP/RP
cpl_timeout_avmm_waitrequest_o O 此信号置位时表明IP内核还没准备好接收任何请求。 cpl_timeout_avmm_clk_i EP/RP
cpl_timeout_avmm_clk_i I

Avalon® -MM时钟。

50 MHz - 125 MHz (范围)

100 MHz (推荐使用)

当您使能此接口时，必须为该时钟提供一个时钟源或者连接到一个时钟源。

   EP/RP
注： Completion Timeout Interface有其自己的地址映射，与其他地址映射是隔离的。
表 69.  Completion Timeout Interface的地址映射
地址 名称 访问类型 描述
0x0 STATUS RO

[7:2] : 保留

[1] : Completion超时FIFO已满

[0] : Completion超时FIFO已空
0x1 CONTROL WO

[7:1] : 保留

[0] : 读取(从FIFO弹出的数据)。将1写入到CONTROL寄存器的bit 0之前，您需要读取关于超时请求的所有信息。写入CONTROL寄存器的bit 0会使下一个数据出现。
0x2 VF RO

[7:0] : vfunc_num[7:0]

启动非发布(non-posted)传输的VF的虚拟功能(Virtual Function)编号，非发布传输的completion超时会被观察到。
0x3 PF RO

[7] : vfunc_active

[6] : 保留

[5:3] : func_num[2:0]

启动非发布(non-posted)传输的PF的物理功能(Physcial Function)编号，会对该非发布传输的completion超时进行观察。

[2:0] : vfunc_num[10:8]

启动存储器读取请求的PF的虚拟功能(Virtual Function)编号(最高有效3比特)，存储器读取请求的completion超时会被观察到。
0x4 LEN1 RO

[7:0] : cpl_lenn[7:0]

非发布(non-posted)传输的预期完成(completion)超时传输长度(以字节为单位，最低有效8比特)。对于一个拆分的完成(completion)，它表示完成(completion)超时时要传输的剩余字节数(最大长度为最大读取(Max Read)请求大小。例如：4K字节 = 2^12字节)

0x5 LEN2 RO

[7:4] : 保留

[3:0] : cpl_lenn[11:8]

非发布(non-posted)传输的预期完成(completion)超时传输长度(以字节为单位，最高有效4比特)。对于一个拆分的完成(completion)，它表示完成(completion)超时时要传输的剩余字节数(最大长度为最大读取(Max Read)请求大小。例如：4K字节 = 2^12字节)

0x6 TAG1 RO

[7:0] : cpl_tag[7:0]

非发布(non-posted)传输超时的预期完成(completion)的标签ID (最低有效8比特)。
0x7 TAG2 RO

[7:5] : cpl_tc[2:0]

非发布(non-posted)传输超时的预期完成(completion)的流量类(traffic class)。

[4:3] : cpl_attr[1:0]

非发布传输超时的预期完成(completion)的属性。不支持基于ID的排序。[4] -> 宽松排序(Relaxed ordering)，[3] -> 无监听(No Snoop)

[2] : 保留

[1:0]: cpl_tag[9:8]

非发布(non-posted)传输超时的预期完成(completion)的标签ID (最高有效2比特)。
二级标题