仅对英特尔可见 — GUID: sjr1486506913991
Ixiasoft
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2.4.11. IP Core文件位置
当生成您的Transceiver Native PHY IP时, Quartus® Prime软件会生成HDL文件,此文件定义了您的IP实例。此外,Quartus Prime软件生成一个实例Tcl脚本,在ModelSim仿真器中编译并仿真您的设计。它也生成Synopsys VCS、Aldec Active-HDL、Aldec Riviera-Pro和Cadence Incisive Enterprise的仿真脚本。
下表描述了参数化的Transceiver Native PHY IP core和仿真环境的的目录和最重要的文件。这些文件都是明码格式的。
文件名 | 说明 |
---|---|
<project_dir> | 顶层工程目录。 |
<your_ip_name> .v or .vhd | 顶层设计文件。 |
<your_ip_name> .qip | Quartus Prime编译所需要的所有文件。 |
<your_ip_name> .bsf | 模块符号文件(.bsf),用于Transceiver Native PHY实例。 |
<project_dir>/<your_ip_name>/ | 存储用于定义Transceiver Native PHY IP的HDL文件的目录。 |
<project_dir>/sim | 仿真目录。 |
<project_dir>/sim/aldec | 用于Riviera-PRO仿真工具的仿真文件。 |
<project_dir>/sim/cadence | 用于Cadence仿真工具的仿真文件。 |
<project_dir>/sim/mentor | 用于Mentor仿真工具的仿真文件。 |
<project_dir>/sim/synopsys | 用于Synopsys仿真工具的仿真文件。 |
<project_dir>/synth | 存储用于综合的文件的目录。 |
Verilog和VHDL Transceiver Native PHY IP core已经通过下面的仿真器进行测试了:
- ModelSim SE
- Synopsys VCS MX
- Cadence NCSim
如果对收发器PHY选择VHDL,那么仅由Quartus Prime软件生成的wrapper是VHDL的。所有基本文件都是在Verilog或SystemVerilog中写的。要使用VHDL-only ModelSim许可进行仿真,用于Transceiver Native PHY IP的基本Verilog和SystemVerilog文件要被加密,这样无需使用混合语言仿真器就能同顶层VHDL wrapper一起使用这些文件。
关于使用ModelSim进行仿真的详细信息,请参考Quartus Prime Handbook卷3中的Mentor Graphics ModelSim Support章节。
Transceiver Native PHY IP内核不支持Quartus Prime软件中的NativeLink功能。