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1. 快速入门指南
2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例
3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例
4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例
5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例
6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G(USXGMII)以太网设计实例
7. 接口信号说明
8. 配置寄存器说明
9. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南存档
10. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
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3.4. 仿真
本仿真测试用例按如下步骤执行:
- 以10G运行速度启动设计实例。
- 为2个通道配置MAC,PHY和FIFO缓冲器。
- 等待设计实例为2个通道置位channel_tx_ready和channel_rx_ready信号。
- 发送如下数据包:
- 64-byte数据包
- 1518-byte 数据包
- 100-byte数据包
- 对2.5G,1G,100M和10M重复步骤2至4。
仿真结束后,MAC统计计数器的值显示于脚本窗。如果通道0的RX Avalon-ST接口已成功接收所有的数据包,则所有统计错误计数器为0,并且RX MAC统计计数器等于TX MAC统计计数器,而脚本窗还会显示PASSED。
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