作者 此示例介绍了 VHDL 中的 8 位二进制加法器树。针对逻辑元件 (LE) 中采用 4 路输入查找表的设备，使用二进制加法器树结构可以显著提高性能。 图 1.二进制加法器树顶层图表。 下载本示例中使用的文件： 下载 binary_adder_tree_vhd.zip 下载二进制加法器树 README 文件 该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。 表 1.二进制加法器树端口列表 端口名称 类型 说明 a[7:0]，b[7:0]，c[7:0]， d[7:0]，e[7:0] 输入 8 位数据输入 clk 输入 时钟输入 result[7:0] 输出 8 位输入输出 查看全部 显示较少 相关链接 《Quartus® II 手册》中的“推荐 HDL 编码风格”一章 › 如何使用 VHDL 示例 › 表 1.二进制加法器树端口列表 相关链接 表 1.二进制加法器树端口列表 相关链接