在 Quartus® Prime Pro Edition 软件版本 24.3.1 中实例化配置时钟 IP 时，为什么我的设计会失败？

由于 Quartus® Prime 专业版软件版本 24.3.1 存在一个问题，在时序分析中不考虑从配置时钟 IP 生成的时钟。 altera_s10_configuration_clock.sdc 文件中的不准确约束导致了这种情况。

上述问题可能会导致以下故障症状：

• 如果将从配置时钟 IP 生成的时钟用作生成 F-Tile 协议 IP 重新配置时钟的参考时钟，则在以下作时可能会遇到访问失败：
  • Avalon®内存映射 （AVMM） 接口
  • 收发器工具套件 （TTK）
  • 以太网工具套件 （ETK）

• 如果您的设计实例化了封装配置时钟 IP 的任何 IP，您可能会收到类似的警告消息： CLK-30028 – 无效的生成时钟 – 无法导出这些时钟分配的主时钟。 例如，以下 IP 已实例化配置时钟 IP：
  • 面向 PCI Express 的 F-Tile Avalon® Streaming IP
  • 面向 PCI Express 的 R-Tile Avalon® Streaming IP
  • 部分重配置控制器 IP

• 如果从配置时钟 IP 生成的时钟用于驱动任何模块，则此时钟域下的所有逻辑都可能表现异常。例如，您可能会遇到以下方面的问题：
  • 硬处理器系统 （HPS）
  • 轻型 HPS 转 FPGA （LWH2F）

要变通上述问题，您可以执行以下步骤：

1. 打开 altera_s10_configuration_clock.sdc 文件。

2. 将“create_clock -name altera_int_osc_clk -period 4.000 [get_nodes {*|intosc|oscillator_dut~oscillator_clock.reg}]” 更改为 “create_clock -name altera_int_osc_clk -period 4.000 [get_nodes {*|intosc|oscillator_dut~oscillator_clock}]”。

3. 保存 SDC 文件并重新编译设计。

对于 Quartus® Prime Pro Edition 软件版本 24.3.1，可修复该问题的补丁程序。 通过以下链接下载并安装补丁 1.14：

• 1.14 Windows* 补丁 （quartus-24.3.1-1.14-windows.exe）
• Linux* 版 1.14 补丁 （quartus-24.3.1-1.14-linux.run）
• 补丁 1.14 自述文件 （quartus-24.3.1-1.14-readme.txt）

该问题已在 Quartus® Prime Pro Edition 软件版本 25.1 中修复。