由于用于以太网英特尔® FPGA IP的 E-Tile 硬 IP 存在问题。将面向以太网英特尔® FPGA IP的 E-Tile 硬 IP 的多个实例添加到具有动态重构 （DR） 模式的项目将导致分析和合成失败。失败是由多个 IP 实例生成相似的文件名引起的。以下是将要观察到的典型错误消息示例：
错误 （13452）：alt_ehipc3_reset_controller_dr.sv（173） 处的 Verilog HDL 模块实例化错误：模块“alt_ehipc3_reset_controller”没有名为“POWER_ON_RESET_EN”的参数
错误 （13452）：alt_ehipc3_reset_controller_dr.sv（182） 处的 Verilog HDL 模块实例化错误：模块“alt_ehipc3_reset_controller”没有名为“DR_EN”的参数
错误 （21358）： Verilog HDL 错误 alt_ehipc3_reset_controller_dr.sv（185）： 'clk' 不是端口
错误 （13305）： Verilog HDL 错误 alt_ehipc3_reset_controller_dr.sv（187）： 找不到端口“i_reserved”
错误 （13305）： Verilog HDL 错误 alt_ehipc3_reset_controller_dr.sv（188）： 找不到端口“o_reserved”
错误 （13305）： Verilog HDL 错误 alt_ehipc3_reset_controller_dr.sv（189）： 找不到端口“clear_pending_resets”
要在 英特尔® Quartus® Prime 专业版软件版本 22.2 中解决此问题：
通过以下链接下载并安装补丁 0.55：
- 英特尔® Quartus® Prime 专业版软件 v22.2 补丁 0.55 Windows （.exe）
- 英特尔® Quartus® Prime Pro Edition 软件 v22.2 面向 Linux 的 0.55 补丁 （.run）
- 英特尔® Quartus® Prime Pro Edition 软件 v22.2 补丁 0.55（.txt）的自述文件
此问题已在 英特尔® Quartus® Prime 专业版软件的 23.4 版中修复。