文章 ID: 000088223 内容类型: 故障排除 上次审核日期: 2024 年 11 月 27 日

使用 Agilex™ FPGA DDR4 IP 示例设计时,为什么系统内源代码和探测实例显示不正确的波形行为?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 系统内来源与探测包英特尔 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于FPGA下载线缆 II(以前称为 USB Blaster II 下载线缆)的自动调整频率功能,每次电源周期后频率 (TCK) 设置为 24 MHz,但 Agilex™ DDR4 FPGA IP 示例设计将 JTAG 频率 (TCK) 限制在 16 MHz,导致系统内源代码和探测实例捕获不正确的数据。

    解决方法

    要变通解决此问题,请在运行 Agilex™ FPGA DDR4 IP 示例设计测试之前将 JTAG TCK 设置为 16 MHz。频率设置正确后,可在编译设计时忽略以下警告:

    警告:外部内存接口 IP 示例设计使用来自 jtag_example.sdc 的默认 JTAG 时序约束。为实现正确的硬件行为,您必须查看时序约束并确保它们准确反映了 JTAG 拓扑和时钟速度。

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