在根端口模式下使用 Stratix® 10 PCIe* IP 内核时,在分析和综合期间将报告以下推断锁存警告:
警告 (13228):altera_pcie_s10_rp_reg.sv(368) 处的 Verilog HDL 或 VHDL 警告:推断出净eop_cycles[3] 的锁存器
此问题已被确认为错误。
此问题没有变通办法。
从 Quartus® Prime 专业版软件版本 18.1 开始,该问题已修复
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警告 (13228):altera_pcie_s10_rp_reg.sv(368) 处的 Verilog HDL 或 VHDL 警告:推断出净eop_cycles[3] 的锁存器
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