文章 ID: 000086819 内容类型: 故障排除 上次审核日期: 2021 年 06 月 10 日

使用 英特尔® Stratix® 10 DDR4 EMIF IP 时,为何在 Timing Analyzer 时钟报告中报告未约束时钟?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 外部内存接口英特尔® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    当 PLL 参考时钟跨多个 英特尔® Stratix® 10 EMIF IP 共享时,Timing Analyzer 时钟报告中可能会报告未约束时钟,因为 PLL 参考时钟线路已路由到 I/O 列中未使用的 PLL,而 Fitter 将这些 PLL 识别为时钟资源。

    例如,您可能会看到类似的不受约束时钟消息,如下所示。

    emif_ddr4_1|emif_ddr4_1|arch|arch_inst|pll_inst|pll_inst~refclk_Duplicate_4~io48tilelvds_0/s43_0_0__ioclknet48_tile__ref_clk0.reg ; ;基地;无约束 ;

    解决方法

    您可以安全地忽略这些未约束时钟,因为它们未在设计中使用。

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