通过实施两个单端 I/O 引脚,Stratix® II 设备侧存储体中可以创建 psuedo 差分 I/O。
Altera®建议您通过使用现有的差分引脚对(即 LVDS 和 CLK)实施任何 psuedo 差分标准。原因是这些引脚对比非差分正常 I/O 引脚有更紧密的偏斜余量。
只需将信号路由到两个输出寄存器(每个差分 IOE 引脚中的一个)一个寄存器(时钟直通时钟,另一个寄存器对比时钟),即可构建输出。
一个输入基本相同,您需要使用差分引脚对,但仅使用正极性输入。换句话说,设计中仅需要指定非反转引脚,则在指定差分 I/O 标准时保留反转引脚。任何输入仅使用正信号,并参考到 VREF(这仍然是必需的)。