文章 ID: 000084196 内容类型: 故障排除上次审核日期: 2014 年 06 月 29 日

单个 fPLL 输出能否用作收发器的参考时钟，并驱动 Stratix® V GX、Arria® V GX 和 Arria® V GZ 器件的结构内的逻辑？

环境

错误 ID: 108192

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

不能，单个 fPLL 输出不能用作收发器参考时钟源，也不能驱动 Stratix® V GX、Arria® V GX 和 Arria® V GZ 设备的结构内的逻辑。

解决方法

要使用相同的 fPLL 驱动FPGA结构中的逻辑，可以启用另一个 fPLL 输出来驱动FPGA逻辑。