文章 ID: 000082955 内容类型: 产品信息和文件 上次审核日期: 2021 年 08 月 27 日

如何使用低延迟 100G 以太网英特尔 Stratix 10 FPGA IP 内核时,成功执行通道交换,例如对 英特尔® Stratix® 10 GX FPGA 开发套件的 QSFP 接口执行的通道交换?

环境

  • 以太网
  • 低延迟 40G 100G 以太网
  • 适用于 Arria® 10 和 Stratix® V 的低延迟 40G 以太网英特尔® FPGA IP
  • 适用于 Arria® 10 和 Stratix® V 的低延迟 100G 以太网英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    如果您在 PCB 上交换通道以改善信号路由,并使用低延迟 100G 以太网英特尔® Stratix® 10 FPGA IP 内核,请不要插拔 英特尔 Stratix 10 设备的引脚分配。

    相反,保留原来的Stratix 10 设备引脚,并利用低延迟 100G 以太网 英特尔 Stratix 10 FPGA IP 内核的 PCS 支持的通道重新排序功能。

    低延迟 100G 以太网英特尔 Stratix 10 FPGA IP 内核支持的通道重新排序功能允许用户在不更改Stratix 10 设备引脚的情况下交换任何物理连接。

    通道重新排序在低延迟 100G 以太网英特尔 Stratix 10 FPGA IP 内核中自动进行,无需额外的寄存器设置。

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