模拟Stratix®所示,对以太网 10 FPGA IP 核的 H-Tile 硬 IP 的 CSR 读/写访问需要超过 100 Avalon®-MM 时钟周期 (reconfig_clk)。
这是预期行为,因为 H-tile 硬 IP 以太网 Stratix 10 FPGA 核上的 8 位 CSR 接口。用户的每个Avalon®-MM 32 位接口读/写都会产生 32 位到 8 位的总线数据宽度转换逻辑,从而导致额外的访问延迟。
注意: 低延迟 100G 以太网 Stratix® 10 FPGA IP 内核 (软 IP)CSR 接口没有此额外延迟。
不適用