如果尝试将基于 DDR3 UniPHY 的控制器放在象限 1 或象限 2 中,将收到以下错误。
错误 (175020):将 PLL 输出计数器非法约束到区域 (0, 31) 到 (0, 81):区域中没有有效位置
错误 (177013):无法从 PLL 输出计数器输出路由到目标双区域时钟驱动程序,因为目标位于错误的区域中
基于 UniPHY 的控制器将双区域时钟用于 pll_afi_clk、pll_addr_cmd_clk 和 pll_config_clk信号。这是为了允许接口跨越设备的整个侧面。
Cyclone® V SoC 和 Arria® V SoC 设备的某些象限没有双区域时钟。
可以将基于 DDR3 UniPHY 的控制器放在象限 1 或象限 2 中。必须确保在 QSF 文件中,DDR3 控制器使用区域时钟分配,而不是双区域时钟分配。