文章 ID: 000081679 内容类型: 故障排除 上次审核日期: 2015 年 08 月 25 日

为什么不能将基于 DDR3 UniPHY 的控制器放在 Cyclone® V 或 Arria® V SoC 设备的象限 1 或象限 2 中?

环境

  • 英特尔® Quartus® II 订阅版
  • 带有 UniPHY 英特尔® FPGA IP 的 DDR3 SDRAM 控制器
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    如果尝试将基于 DDR3 UniPHY 的控制器放在象限 1 或象限 2 中,将收到以下错误。

    错误 (175020):将 PLL 输出计数器非法约束到区域 (0, 31) 到 (0, 81):区域中没有有效位置
    错误 (177013):无法从 PLL 输出计数器输出路由到目标双区域时钟驱动程序,因为目标位于错误的区域中

    基于 UniPHY 的控制器将双区域时钟用于 pll_afi_clk、pll_addr_cmd_clk pll_config_clk信号。这是为了允许接口跨越设备的整个侧面。

    Cyclone® V SoC 和 Arria® V SoC 设备的某些象限没有双区域时钟。

    解决方法

    可以将基于 DDR3 UniPHY 的控制器放在象限 1 或象限 2 中。必须确保在 QSF 文件中,DDR3 控制器使用区域时钟分配,而不是双区域时钟分配。

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