FPGA 知识库
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11614 结果
对于启用了自动协商和链路训练 (AN/LT) 的 F-tile 以太网Altera®硬 IP 应用复位序列后,为何仿真中的o_rx_pcs_ready信号没有置位? 如果在所有通道上完成链路训练 (LT) 之前,为 F-tile 以太网Altera®硬核 IP 置位了复位序列器,并启用了自动协商和链路训练,您可能会发现仿真中不会置位o_rx_pcs_ready信号。 如果链路训练 (LT) 已启用且正在进行中,则在执行任何重置定序器之前,应至少完成一次。 |
01/17/2025 |
为什么在仿真中,即使 tx/rx_rst_n rx_rst_ack_n 信号已被取消并粘附到 F-Tile JESD204C Altera® IP TX/RX 复位序列上,F-Tile JESD204C j204c_tx Altera® IP 也不会正确解除信号? 据观察,j204c_tx/rx_rst_ack_n确认复位信号未解除置位(低 -> 高),并保持在逻辑电平“0”置位。 即使用户按照 F-Tile JESD204C Altera® IP TX1/RX2 复位序列解除了重置信号 j204c_tx/rx_rst_n 和 j204c_tx/rx_rst_avs_n ,也能观察到此行为。 |
01/17/2025 |
为何使用 Quartus® Prime Pro Edition 软件 24.3 版生成并在 Questa*-英特尔® FPGA 或 Starter Edition 中运行的 Stratix® 10 10GBASE-KR PHY IP 的示例设计在仿真过程中出现故障? 由于使用 Quartus® Prime 专业版软件 24.3 版生成的Stratix® 10 10GBASE-KR PHY IP 示例设计存在问题,Questa*-英特尔® FPGA 或入门版仿真器仿真失败。 |
01/17/2025 |
使用 POD I/O 标准将输入或双向引脚与 RZQ 放置在同一通道上时,为什么并行接口 PHY Lite Altera® IP 参数编辑器 GUI 不会产生任何错误消息? 由于 Quartus® Prime Pro Edition 软件 24.3 版本存在一个问题,您可能会看到,当输入或双向引脚与 RZQ 引脚位于同一通道时,您可能会看到,当输入或双向引脚与 RZQ 引脚位于同一通道时,面向并行接口Altera® IP 参数编辑器 GUI 的 PHY Lite 不会生成错误消息,并且 I/O 标准是 1.1-V POD 或 1.2-V POD。 |
01/14/2025 |
在 Avalon-ST 配置模式下配置 Agilex™ 7 FPGA 系列设备时,是否存在已知的并行闪存加载程序 II FPGA IP 问题? 是的,由于 Quartus® Prime 标准版软件 23.1 及更早版本中的并行闪存加载程序 II FPGA IP (PFL-II) 存在问题,在 Avalon-ST 配置模式下配置 Agilex™ 7 系列设备时,您可能会看到某些比特流配置失败。 |
01/13/2025 |
错误 (21843): 规则: gdrb_ip758fluxtop::ux0_cdr_postdiv_counter_range_rule @ gdr.z1577b.u_ux_quad_2.flux_top 在逻辑生成阶段,当 F-Tile PMA/FEC 直连 PHY Altera® IP 的 TX 用户时钟分区值配置为:(fgt_tx_pll_txuserclk_div) 或 RX 用户时钟除以:(fgt_rx_cdr_rxuserclk_div)的值时,您可能会遇到此错误,使得生成的用户时钟 1 值超过了相应 Agilex™ 7 设备内核频率的最高规格, 如数据表中所指定。 |
01/09/2025 |
为什么 Agilex™ 7 F-Tile 以太网Altera®硬 IP 不能正确支持 10GE 以外的数据速率的单向操作模式,当 Rx 数据路径链路断开或重置时,Tx 数据路径无法使用? 由于 Quartus® Prime Pro Edition 软件 24.3 及更早版本存在问题,Agilex™ 7 F-Tile 以太网Altera®硬 IP 在配置为 10GE 以外的数据速率且链路故障生成选项设置为单向时无法正确响应本地故障。当 RX 数据路径链路断开或重置不足时,TX 数据路径也不可用。 |
01/09/2025 |
为什么 F-Tile JESD204C Altera® IP 设计示例从 Quartus® Prime Pro Edition 软件的早期版本迁移到 24.3 版本时无法编译? 由于 Quartus® Prime Pro Edition 软件版本 24.3 中存在一个问题,F-Tile JESD204C Altera® IP 设计示例在从任何以前的版本 Quartus® Prime Pro Edition 软件迁移到 24.3 版本时将无法编译。 |
01/09/2025 |
为什么 F-Tile 25G 以太网 Altera® IP 的 RX MAC 报告 FCS 错误? 由于 Quartus® Prime Pro Edition 软件 23.2 版本存在一个问题,您可能会在 F-Tile 25G 以太网 IP 的 RX MAC 上看到随机 FCS 错误。 |
01/09/2025 |
为什么使用 QPDS 24.2 生成的 Quartus® Prime 专业版软件项目中的 GTS PMA/FEC 直连 PHY Altera® IP 版本 5.0.0 在版本 24.3 中无法自动将 IP 升级到版本 6.0.0? 由于 IP 参数值的更改,使用 24.2 生成的 GTS PMA/FEC 直连 PHY Altera® IP 版本 5.0.0 无法自动升级到 24.3 版本的 IP 版本 6.0.0。 |
01/09/2025 |
如何在信号探头中分配 HVIO 引脚? 由于 Quartus® Prime Pro Edition 设计软件 24.3 及更早版本存在问题,在 Agilex™ 5 设备上分配 HVIO 引脚时,信号探测状态报告为“未连接”。 |
01/03/2025 |
我能否将 F-Tile 参考时钟和系统 PLL 时钟FPGA IP 的 Agilex™ 7 FPGA 系列器件 out_refclk_fgt_[i] 信号路由到FPGA内核逻辑? 不能,您不能将 F-Tile 参考时钟和系统 PLL 时钟FPGA IP 的 Agilex™ 7 FPGA F 系列器件 out_refclk_fgt_[i] 信号路由到FPGA内核逻辑。 由于 Quartus® Prime Pro Edition 软件 24.3 及更早版本存在一个问题,Quartus® Prime 软件会错误地编译将 F-Tile 参考和系统 PLL 时钟FPGA IP out_refclk_fgt_[i] 信号路由到FPGA内核逻辑的设计。此信号并非用于此目的。 |
12/26/2024 |
为何使用带分区分配的 400GE-4 或 400GE-8 重新配置组的 F-Tile 以太网多速率Altera® FPGA IP 设计编译失败? 在 F-Tile 以太网多速率 Altera® FPGA IP GUI 中,如果选择 400GE-4(使用 FHT PMA)或 400GE-8(使用 FGT PMA)重新配置组并按如下方式进行分区分配,则可能会遇到编译失败的情况。 |
12/20/2024 |
为什么启用了流量控制的 F-Tile 以太网 FPGA 硬 IP 在从链路伙伴接收 PFC 帧时被阻止发送流量? 由于 Quartus® Prime Pro Edition 软件 23.4 及更早版本存在一个问题,启用了流量控制的 F-Tile 以太网 FPGA 硬 IP 在收到来自链路伙伴的 PFC(基于优先级的流量控制)帧时被阻止发送流量。 |
12/19/2024 |
错误 (21843): engineered_link_mode == 禁用 (或) 启用 由于 Quartus® Prime Pro Edition 软件 24.3 及更早版本存在一个问题,当 TX Simplex F-Tile 收发器 IP 和 RX Simplex F-Tile 收发器 IP 合并到同一个四通道和通道中但具有不同的“engineered_link_mode”设置时,Agilex™ 7 F-Tile 收发器设计可能会在编译过程中失败。 |
12/18/2024 |
使用 F-tile 以太网 FPGA 硬核 IP 时,为什么“rst_tx_stats”和“rst_rx_stats”寄存器位无法正常工作? 由于 Quartus® Prime Pro Edition 软件 24.2 版本存在一个问题,重置后可能无法清除“rst_tx/rx_stats”寄存器。 |
12/16/2024 |
为什么在使用启用 PTP 的情况下的 F-Tile 以太网FPGA硬 IP 重置后,PTP 统计寄存器显示不正确的值? 由于 Quartus® Prime Pro Edition 软件 24.2 版及更高版本存在一个问题,在启用 PTP 的情况下使用 F-Tile 以太网FPGA硬 IP 时,在清除 PTP 统计信息后,以下寄存器可能会被重置为“1”,而不是“0”。 |
12/16/2024 |
为什么使用 F-Tile 以太网FPGA硬 IP 观察到错误数据包(FCS 错误、残帧、碎片)? 由于 Quartus® Prime Pro Edition 软件 24.2 版存在一个问题,在 Tx 流量通过时断言“force_rf”可能会导致tx_data开始生成错误数据包。 |
12/16/2024 |
在对 Agilex™ 7 FPGA 和 SoC FPGA F/I 系列 IOPLL 进行动态重配置期间,为什么在第一次写入操作之前发出 mgmt_reset 脉冲时会出现意外的输出频率? 对 Agilex™ 7 FPGA 和 SoC FPGA F /I 系列执行 IOPLL 动态重配置时,如果在mgmt_reset脉冲后执行不到 4 个时钟周期的写入/读取操作,则可能会获得意外的输出频率。这是因为 IOPLL 的内部电路处于初始化状态,必须等待至少 4 个时钟周期才能退出这种状态。 |
12/16/2024 |
使用 F-Tile 以太网Altera®硬核 IP 时,为什么“tx_pause_request”寄存器无法按预期工作? 由于 Quartus® Prime Pro Edition 软件 24.2 版存在一个问题,在启用 PTP 的情况下使用 F-Tile 以太网Altera®FPGA硬 IP 时,“tx_pause_request”寄存器无法按预期工作。 |
12/16/2024 |
结果数 1-20,总数 11,614