文章 ID: 000079779 内容类型: 产品信息和文件 上次审核日期: 2021 年 08 月 28 日

如何使用 ModelSim Stratix Altera入门版软件在 VHDL 中模拟 VHDL 中的 V 设计?

环境

  • 英特尔® Quartus® II 订阅版
  • 模拟
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 ModelSim-Altera 入门版软件版本 6.6c 和 6.6d 出现问题,因此无法模拟面向 Stratix® V 设备的 VHDL 设计。此问题不影响 ModelSim-Altera版软件。这些版本的 ModelSim-Altera 入门版随Altera完整的设计套件版本 10.1 和 11.0 提供。

    由于这个问题,您可能会看到以下错误:

    # ALTERA version supports only a single HDL
    # ** Fatal: (vsim-3612) Instantiation of 'stratixv_ds_coef_sel' failed. Unable to check out Verilog simulation license.
    解决方法

    要解决此问题,使用以下选项之一:

    • 使用 Verilog HDL 模拟您针对 Stratix V 设备的设计。
    • 使用 ModelSim-Altera版软件模拟您针对 Stratix V 设备的设计。

    这一问题从 Altera 完整设计套件版本 11.1 提供的 ModelSim-Altera 入门版软件版本 10.0c 开始得到了解决。

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