在 Quartus® II软件版本 11.1SP2 中编译基于 UniPHY 的控制器时,您可能会遇到此警告消息。
Stratix® V 设备中,只有某些 PLL 输出计数器与偏斜相匹配,其他输出计数器最多可具有 250 至 300ps 的偏斜数。此警告消息是由于将 PHY 时钟放置到具有高偏斜性的计数器上而引起的。目前没有可确保将驱动 PHY 时钟的 PLL 计数器放置在低偏斜位置的机制。
您无法在 11.1SP2 之前在 Quartus II 软件版本中看到警告消息,而且 TimeQuest 不会捕获到计数器之间的这种偏差,因此可以产生高达 300ps 的时钟不确定性,而该不确定性尚未由 TimeQuest 计入。
此问题会影响由另一个时钟驱动的 PHY 时钟驱动的倒卡和倒卡之间的任何传输。
关键问题包括
- 内核到外设传输 (GCLK-PHYCLK)
- 任意半速率转全速率传输 (PHYCLK-PHYCLK)
对于每个 PLL,低偏斜计数器是 1st 4 和最后 4 个计数器。计数器 0-3 和 14-17 匹配,即计数器 0 和 5 有较大的相对偏斜,计数器 0 和 16 但是 0 和 2 不匹配,15 和 16 号也没有。
变通方法是将以下内容添加到 QSF:
n set_location_assignment PLL 计数器位置> -到 PLL 输出信号>, 例如:set_location_assignment PLLOUTPUTCOUNTER_X210_Y129_N1 -到{Hierarachy_Path}:p ll0|in_phyclk[2]
将所有违规 PLL 计数器的位置设置为两个位置 [0-3] 或 [14-17] (但不混合两个 - 即不是 2 和 15);c 可以从错误消息和 XY 位置推断出 ounter 编号,因此计数器编号始终是连续的,即如果PLLOUTPUTCOUNTER_X210_Y129_N1是计数器 0,而PLLOUTPUTCOUNTER_X210_Y125_N1是计数器 4,则计数器 1、2 和 3 将分别计数为 Y128、127 和 126。