当您绑定位于顶部和底部边缘的两个 DDR3 硬核内存控制器 (HMC) 并使用 pll_afi_half_clk 作为 MPFE 端口的时钟时,您可能会在 bonding_in_* 和 bonding_out_* 通路之间出现内核建立时间违规。
虽然 MPFE 时钟最高可以运行硬核内存控制器频率的一半,但最大 MPFE 时钟频率取决于内核结构的性能。从 bonding_out_* 到 bonding_in_* 的路径穿过内核结构,而且路径过长,会导致时序违规。
降低 MPFE 时钟频率以实现时序收敛,增加 MPFE 端口的数据宽度以保持内存接口上的相同带宽。