关键问题
对于在 Quartus® II 软件版本 12.1 中针对 Stratix® V 设备的设计，TimeQuest 时序分析器报告的时序延迟存在一些已知问题。所有Stratix V 设备都会受到影响，尽管只有 5SGXA5、5SGXA7、5SGTC5 和 5SGTC7 计时模型在 Quartus® II 软件版本 12.1 中指定为最终的。
有关 Quartus II 软件新版本中其他时序模型更改的最新信息，请参阅下面的 相关解决方案 部分。
M20K 模块中大数据宽度报告的 TCO，在 Stratix V 设备中注册输出，可能令人讨厌
TimeQuest 时序分析器报告的 TCO 值对于宽超过 16 位、并具有寄存输出的 Stratix V M20K 模块来说可能令人讨厌。TimeQuest 时序分析器报告的输出寄存器位 16 至 39 的 TCO 值可以令人讨厌，因为比特 0 至 15 的 TCO 值可以正确报告。
为了避免简单的时序值，避免实施宽超过 16 位的 RAM。如果您必须使用大于 16 位的 RAM 模块，请不要使用简单的双端口模式或 ROM 模式。
在 Stratix V 设备中，从区域时钟到区域时钟 73 到 91 的时序延迟是不正确的
对于针对 Stratix V 设备的设计，将时序延迟从区域时钟 73-91（位于右中心和设备左中心）不正确地报告为零。在 85°C 下速度等级 3 设备的实际延迟约为 1 ns。
区域时钟在 TimeQuest 时序分析器中列出， QUADRANT_CLOCK 路由元素和区域时钟编号由内数值识别 CLKCTRL_R 时钟控制的位置字符串 （STRATIXV_CLKBUF） 节点。Spine 时钟列为 SPINE_CLOCK 路由元素。
为了避免此问题，避免在设备右中心和左中心使用区域时钟 73-91。
在某些情况下，不会分析来自 Stratix V DSP 输入端口的时序路径
在针对 Stratix V 设备的设计中，如果 DSP 输出已注册，但 RESULTA 端口断开连接，在过滤器中很常见，则不会对从 DSP 输入端口到 DSP 输出寄存器的任何路径进行时序分析。
Stratix V 抓握非 DPA 模式下 LVDS 到核心传输的定时是不正确的
Quartus® II 软件版本 12.1 中不正确的时序模型可能导致硬件错误，这些设计在非 DPA 模式下和内核寄存器中 LVDS 之间的保留时间空间较低。Quartus® II 软件版本 12.1 SP1 中对 Stratix V 时序模型进行了更改，以更新从 LVDS 接收器输出传输到内核寄存器的保留时间要求。
Stratix V 外设时钟 （PCLK） 计时不正确
Quartus® II 软件版本 12.1 中不正确的时序模型可能导致设计的硬件错误，这些设计在由 PCLK 信号驱动的寄存器发源或结束的路径上具有较低的时序余量。此问题影响使用 PCLK 全局资源的 Stratix V 设计。
要确定用 Quartus II 软件版本 12.1 编译的设计是否受到这些问题的影响：
- 备回设计数据库。
- 在 Quartus® II 软件版本 12.1 中打开设计，然后导出数据库。在"项目"菜单上，单击Export Database。当您收到提示时，将数据库导出到建议的 export_db 目录中。
- 启动 Quartus® II 软件版本 12.1 SP1 或更高版本。
- 打开项目。当提示您是否覆盖较旧的数据库版本时，单击 是，并从 export_db 目录导入数据库。
- 在设计上运行 TimeQuest 时序分析器。
如果存在时序违规，在 Quartus® II 软件版本 12.1 SP1 或更高版本中运行 Fitter，以收敛设计中的时序。