文章 ID: 000074091 内容类型: 产品信息和文件上次审核日期: 2021 年 08 月 28 日

如何将 Quartus® II 生成的模拟网络列表的差分对连接到另一个需要正针和负引脚的组件？

环境

FPGA 知识产权

模拟

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

Quartus® II 生成的 Verilog Output 文件（.vo）和 VHDL 输出文件（.vho）网络列表仅包含差分对的正针（例如，LVDS 和 LVPECL）。

要将 Quartus® II 生成的模拟网络列表连接到另一个需要后向和负引脚的组件，在网络列表中创建 Verilog HDL 或 VHDL 包装器文件，其中包括一个反转差分对正输出针的全新输出引脚。