GTS PCIe 硬 IP

Agilex™ 5 FPGA 和SoC FPGA 采用单体式设计，配备集成高速收发器 (GTS) 和增强 PCIe 控制器 IP，根端口 (RP)、端点 (EP) 和事务层 (TL) 旁路模式最高支持 PCIe 4.0 x8 配置。

Agilex™ 3 FPGAs 和 SoC FPGAs均为单片设计，具有集成高速收发器（GTS）和增强型 PCIe 控制器 IP，支持根端口和端点模式的 PCIe 3.0 x4 配置。

面向 PCI Express* 的 GTS PCIe 硬 IP 大幅简化了各种应用的设计集成

硬化 IP 模块减少了逻辑资源配置，可实现更高的用户逻辑集成度
硬化 IP 模块（完整协议栈）
- 事务层/数据链路层/PHY 层 (MAC) 和 PHY（PCS 和 PMA）
- SR-IOV（4 个 PF、256 个 VF）可在单台服务器上启用多个应用 - 降低总拥有成本 (TCO)
更快的时序收敛缩短了上市时间设计周期
易于使用的设计工具套件 (DTK)，用于 PCIe 设计的诊断和调试测试

完整的协议栈，包括事务处理、数据链路和物理层，作为硬 IP 实现
- Agilex 5 FPGA：最高 4.0 x8 支持：（根端口（RP）、端点（EP）和事务层（TL）旁路模式）
- Agilex 3 FPGA：最高支持 3.0 x4（根端口和端点模式）
Agilex 5 FPGA：PCIe 3.0/4.0 （x8/x4/x2/x1）配置，通过链路下行训练支持支持 1.0/2.0 配置
Agilex 3 FPGA：PCIe 3.0 （x4/x2/x1）配置，通过链路下行训练支持支持 1.0/2.0 配置
具有独立扩频时钟 (SRIS) 的独立参考时钟
- 无扩频时钟 (SRNS) 的独立参考时钟
独立 PERST#
单虚拟通道 (VC)
功能寄存器
512 字节最大有效负载大小 (MPS)
4096 字节 (4 KB) 最大读取请求大小 (MRRS)
支持 32/64 位 BAR（可预取/不可预取）

面向 PCIe 的 GTS AXI Streaming 英特尔® FPGA IP 用户指南

面向 PCIe 的 GTS AXI Streaming 英特尔® FPGA IP 设计示例用户指南

英特尔 FPGA IP 版本说明

PCIe IP 支持中心

IP	包含在 Quartus® Prime 设计软件中	订购代码
面向 PCI Express 的 GTS AXI Streaming 英特尔 FPGA IP	是	无需订购代码