DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南

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ID 683887
日期 9/14/2022
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1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 2. 并行环回 设计实例 3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档 5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. DisplayPort英特尔®FPGA IP设计实例参数
1.5. 编译和测试设计 x
1.5.1. 重新生成ELF文件
2. 并行环回 设计实例 x
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 2.3. 设计组件 2.4. 时钟方案 2.5. 接口信号和参数 2.6. 硬件设置 2.7. 仿真测试台 2.8. DisplayPort收发器重配置流程 2.9. 收发器Lane的配置
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 x
2.1.1. DisplayPort 2.0 UHBR10 (10 Gbps)数据速率支持 2.1.2. DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持 2.1.3. 启用自适应同步支持
2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 x
2.2.1. 英特尔® Stratix® 10 DisplayPort SST TX-only设计特性 2.2.2. 英特尔® Stratix® 10 DisplayPort SST RX-only设计特性
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 x
3.1. 高带宽数字内容保护(HDCP) 3.2. 使用DisplayPort的HDCP设计实例架构 3.3. Nios II处理器软件流程 3.4. 设计预排（Design Walkthrough） 3.5. FPGA设计中嵌入的加密密钥保护 3.6. 调试指南
3.4. 设计预排（Design Walkthrough） x
3.4.1. 设置硬件 3.4.2. 生成设计 3.4.3. 包含HDCP产品密钥 3.4.4. 编译设计 3.4.5. 查看结果
3.4.3. 包含HDCP产品密钥 x
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) 3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) x
3.4.3.1.1. 从DCP秘钥文件来的HDCP秘钥映射 3.4.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 3.4.3.1.3. hdcp2x_rx_kmem.v文件 3.4.3.1.4. hdcp2x_tx_kmem.v文件
3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
3.4.3.2.1. 英特尔KEYENC 3.4.3.2.2. 密钥下载配置工具（Programmer）
3.4.5. 查看结果 x
3.4.5.1. LED功能
3.5. FPGA设计中嵌入的加密密钥保护 x
3.5.1. 安全考量
3.6. 调试指南 x
3.6.1. HDCP状态信号 3.6.2. 修改HDCP软件参数 3.6.3. 常见问题解答(FAQ)
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南
2. 并行环回 设计实例
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例
4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档
5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史

2.7. 仿真测试台

仿真测试台仿真DisplayPort TX串行环回到RX 。
注： 当前版本不支持DisplayPort 2.0仿真测试台。
图 10.  DisplayPort英特尔®FPGA IP单工模式仿真测试台结构框图
表 25.  测试台组件
组件 描述
Video Pattern Generator 此生成器生成您可以配置的彩条模式。您可以参数化视频格式时序。
测试台控制 该模块控制仿真的测试序列并对TX内核生成必要的干预信号。

测试台控制块还从源和接收器读取CR 值以进行比较。
RX Link Speed Clock Frequency Checker 此检查器验证RX收发器恢复的时钟频率是否与所需的数据速率匹配。
TX Link Speed Clock Frequency Checker 此检查器验证TX收发器恢复的时钟频率是否与所需的数据速率匹配。

仿真测试台执行以下验证：

测试标准 验证
  • 链路训练扫描从HBR3到HBR2再到HBR和RBR的所有数据速率
  • 读取DPCD寄存器以检查DP Status是否设置和测量TX和RX Link Speed频率。
 集成Frequency Checker以测量从TX和RX收发器输出的Link Speed时钟频率。
  • 运行从TX到RX的视频模式。
  • 验证源和接收器的CRC以检查它们是否匹配。
  • 将视频模式生成器连接到DisplayPort Source以生成视频模式。
  • 接下来，测试台控制从DPTX和DPRX寄存器中读出Source和Sink CRC，并进行比较以确保两个CRC值相同。
    注： 为确保计算出 CRC，您必须启用Support CTS test automation参数。
成功的仿真会以如下消息结束：
表 26.  DisplayPort设计实例支持的EDA仿真器
仿真器 支持的平台 支持的语言
Riviera-PRO* Windows/Linux VHDL和Verilog HDL
ModelSim* Windows/Linux VHDL和Verilog HDL
Xcelium* Parallel Linux Verilog HDL
VCS* / VCS* MX Linux VHDL和Verilog HDL
二级标题