Avalon® 存储器映射（Avalon-MM） Intel® Stratix® 10 Hard IP+用于 PCI Express* 解决方案用户手册

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ID 683527
日期 9/30/2019
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1. 介绍 2. 快速入门指南 3. 块和接口说明 4. 参数 5. 使用IP Core进行设计 6. 寄存器 7. 设计实例和测试台 A. 故障排查与链路状态观察 B. Avalon-MM IP类型比较 C. Root Port BFM D. BFM处理过程与函数 E. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*文档修订历史
1. 介绍 x
1.1. 功能特性 1.2. 器件系列支持 1.3. 发布信息 1.4. 建议的速度等级 1.5. 资源使用情况 1.6. 收发器Tile 1.7. 通道可用性
2. 快速入门指南 x
2.1. 设计组件 2.2. 目录结构 2.3. 生成设计实例 2.4. 仿真设计实例 2.5. 编译设计实例与器件编程 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例应用程序 2.8. 确保设计实例符合时序要求
3. 块和接口说明 x
3.1. 块说明 3.2. 接口说明
3.1. 块说明 x
3.1.1. 标记
3.2. 接口说明 x
3.2.1. Avalon-MM接口摘要 3.2.2. 时钟和复位 3.2.3. 系统接口
3.2.1. Avalon-MM接口摘要 x
3.2.1.1. Read Data Mover（RDDM）接口 3.2.1.2. Write Data Mover (WRDM) 接口 3.2.1.3. 突发Avalon-MM Slave（BAS）接口 3.2.1.4. 突发Avalon-MM Master（BAM）接口
3.2.1.1. Read Data Mover（RDDM）接口 x
3.2.1.1.1. Read Data Mover Avalon-MM Write Master和Conduit 3.2.1.1.2. 读数据移动器Avalon-ST描述符Sink 3.2.1.1.3. Read Data Mover Status Avalon-ST Source
3.2.1.2. Write Data Mover (WRDM) 接口 x
3.2.1.2.1. Write Data Mover Avalon-MM Read Master和Conduit 3.2.1.2.2. 写数据移动器Avalon-ST描述符Sink 3.2.1.2.3. Write Data Mover Status Avalon-ST Source
3.2.1.4. 突发Avalon-MM Master（BAM）接口 x
3.2.1.4.1. PCIe地址到Avalon-MM地址映射
3.2.2. 时钟和复位 x
3.2.2.1. 功能级复位管道（FLR）
3.2.3. 系统接口 x
3.2.3.1. 串行数据接口 3.2.3.2. PIPE接口 3.2.3.3. 中断 3.2.3.4. Flush请求 3.2.3.5. 重新配置 3.2.3.6. Hard IP状态和链路训练管道（Link Training Conduit） 3.2.3.7. 测试管道（Test Conduit）
3.2.3.3. 中断 x
3.2.3.3.1. PCIe Hard IP为Endpoint时的可用中断信号
3.2.3.5. 重新配置 x
3.2.3.5.1. PCIe Hard IP重新配置 3.2.3.5.2. 收发器重新配置 3.2.3.5.3. PLL重配置
4. 参数 x
4.1. Avalon-MM设置 4.2. 基地址寄存器 4.3. 器件识别寄存器(Device Identification Register) 4.4. PCI Express和PCI性能参数 4.5. 配置，调试和扩展选项 4.6. PHY特征 4.7. 设计实例 4.8. 多功能和SR-IOV系统设置
4.4. PCI Express和PCI性能参数 x
4.4.1. 器件性能(Device Capabilities) 4.4.2. 链路性能(Link Capabilities) 4.4.3. MSI和MSI-X Capabilities 4.4.4. 电源管理 4.4.5. Vendor Specific Extended Capability (VSEC)
5. 使用IP Core进行设计 x
5.1. 生成 5.2. 仿真 5.3. IP核生成输出( Intel® Quartus® Prime Pro Edition) 5.4. 通道布局和PLL使用
6. 寄存器 x
6.1. 配置空间寄存器
6.1. 配置空间寄存器 x
6.1.1. 寄存器访问定义 6.1.2. PCI配置头（header）寄存器 6.1.3. PCI Express Capability结构 6.1.4. Intel定义的VSEC Capability头 6.1.5. 不可纠正的内部错误状态寄存器 6.1.6. 不可纠正的内部错误掩码寄存器 6.1.7. 可纠正的内部错误状态寄存器 6.1.8. 可纠正的内部错误掩码寄存器
6.1.4. Intel定义的VSEC Capability头 x
6.1.4.1. Intel定义的供应商特定Header 6.1.4.2. Intel Marker 6.1.4.3. JTAG Silicon ID 6.1.4.4. 用户可配置器件和电路板ID
7. 设计实例和测试台 x
7.1. 设计实例概述 7.2. Testbench概述
7.1. 设计实例概述 x
7.1.1. 块说明 7.1.2. 设计实例的编程模型 7.1.3. 使用设计实例的DMA操作
7.1.1. 块说明 x
7.1.1.1. DMA Controller（仅DMA设计实例） 7.1.1.2. Traffic Generator和Checker (仅BAS设计实例) 7.1.1.3. Avalon-MM地址到PCIe地址映射 7.1.1.4. BAR Interpreter
7.1.1.1. DMA Controller（仅DMA设计实例） x
7.1.1.1.1. 寄存器集 7.1.1.1.2. 死锁风险和规避 7.1.1.1.3. 中断 7.1.1.1.4. 使用DMA Controller
7.1.1.2. Traffic Generator和Checker (仅BAS设计实例) x
7.1.1.2.1. 寄存器集
7.1.3. 使用设计实例的DMA操作 x
7.1.3.1. 读DMA实例 7.1.3.2. 写DMA实例 7.1.3.3. 使用Traffic Generator（仅BAS设计实例） 7.1.3.4. 使用Traffic Checker（仅BAS设计实例）
A. 故障排查与链路状态观察 x
A.1. 故障排查 A.2. PCIe链路检查工具概述
A.1. 故障排查 x
A.1.1. Polling.Active状态后仿真进程失败 A.1.2. 硬件启动问题 A.1.3. 链路训练 A.1.4. 使用第三方PCIe分析程序
A.2. PCIe链路检查工具概述 x
A.2.1. PCIe* Link Inspector硬件
A.2.1. PCIe* Link Inspector硬件 x
A.2.1.1. 使能 PCIe* Link Inspector A.2.1.2. 运行 PCIe* Link Inspector A.2.1.3. PCIe* Link Inspector LTSSM监控工具 A.2.1.4. 访问配置空间和收发器寄存器 A.2.1.5. 其他状态命令
A.2.1.3. PCIe* Link Inspector LTSSM监控工具 x
A.2.1.3.1. LTSSM监控寄存器 A.2.1.3.2. ltssm_save2file <file_name> A.2.1.3.3. ltssm_file2console A.2.1.3.4. ltssm_debug_check A.2.1.3.5. ltssm_display <num_states> A.2.1.3.6. ltssm_save_oldstates
A.2.1.4. 访问配置空间和收发器寄存器 x
A.2.1.4.1. PCIe* Link Inspector命令 A.2.1.4.2. ADME PLL和通道命令 A.2.1.4.3. 寄存器地址映射
A.2.1.5. 其他状态命令 x
A.2.1.5.1. 显示PLL锁定和校准状态寄存器
C. Root Port BFM x
C.1. Root Port（根端口） BFM概述 C.2. 对Application Layer发布Read和Write事务 C.3. Root Port和Endpoint的配置 C.4. 配置空间总线和器件编号 C.5. BFM存储器映射
D. BFM处理过程与函数 x
D.1. ebfm_barwr处理过程 D.2. ebfm_barwr_imm处理过程 D.3. ebfm_barrd_wait处理过程 D.4. ebfm_barrd_nowt处理过程 D.5. ebfm_cfgwr_imm_wait处理过程 D.6. Ebfm_cfgwr_imm_nowt处理过程 D.7. ebfm_cfgrd_wait处理过程 D.8. ebfm_cfgrd_nowt处理过程 D.9. BFM配置过程 D.10. BFM共享存储器访问过程 D.11. BFM日志和消息处理过程 D.12. Verilog HDL格式化函数
D.9. BFM配置过程 x
D.9.1. ebfm_cfg_rp_ep处理过程 D.9.2. ebfm_cfg_decode_bar处理过程
D.10. BFM共享存储器访问过程 x
D.10.1. 共享存储器常量 D.10.2. shmem_write处理过程 D.10.3. shmem_read函数 D.10.4. shmem_display Verilog HDL函数 D.10.5. shmem_fill处理过程 D.10.6. shmem_chk_ok函数
D.11. BFM日志和消息处理过程 x
D.11.1. ebfm_display Verilog HDL函数 D.11.2. ebfm_log_stop_sim Verilog HDL函数 D.11.3. ebfm_log_set_suppressed_msg_mask任务 D.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 D.11.5. ebfm_log_open Verilog HDL函数 D.11.6. ebfm_log_close Verilog HDL函数
D.12. Verilog HDL格式化函数 x
D.12.1. himage1 D.12.2. himage2 D.12.3. himage4 D.12.4. himage8 D.12.5. himage16 D.12.6. dimage1 D.12.7. dimage2 D.12.8. dimage3 D.12.9. dimage4 D.12.10. dimage5 D.12.11. dimage6 D.12.12. dimage7
1. 介绍
2. 快速入门指南
3. 块和接口说明
4. 参数
5. 使用IP Core进行设计
6. 寄存器
7. 设计实例和测试台
A. 故障排查与链路状态观察
B. Avalon-MM IP类型比较
C. Root Port BFM
D. BFM处理过程与函数
E. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*文档修订历史

3.2.1.4.1. PCIe地址到Avalon-MM地址映射

Bursting Master模块将从PCIe系统接收的PCIe存储器读（MRd）和存储器写（MWr）请求包转换成 Avalon® -MM读写事务。

Bursting Master模块将每个传入的读或写TLP地址与PCIe中硬IP定义的BAR进行比较。对于与BAR匹配的TLP，BAR偏移将置于地址总线， 而匹配中的BAR的编号从 bam_bar_o总线上输出。

启用SR-IOV的 Avalon® -MM主模块以类似方式通过管道（conduit）将物理和虚功能（virtual function）编号提供给用户逻辑。

尽管这些信号位于管道中并独立于 Avalon® -MM主接口，但仍与之同步且可将其视为地址总线的扩展。用户逻辑可解码 Avalon® -MM地址和物理/虚功能编号，并将其转换为 Avalon® -MM地址空间。

由于其他信号单独位于管道中，因此必须沿 Avalon® -MM主接口信号通过 Avalon® -MM从接口以及匹配的BAR管道和功能编号路由到单个模块。该模块对管道中bam_bar_o信号包含的BAR信息进行解码，并将数据路由到1和或多个标准 Avalon® -MM从接口。由于Platform Designer无法将管道路由到多个点，因此必需使用该解码器（可用的设计实例中亦称为BAR Interpreter “BAR翻译器”）。

下图显示了将PCIe地址转译为 Avalon® -MM地址。该示例显示以BAR编号分组的PCIe地址区域被转译为以需功能编号分组的 Avalon® -MM地址区域。

图 11. 示例PCIe到 Avalon® -MM地址映射
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