英特尔® Agilex™ 7 FPGA和SoC器件概述

ID 683458
日期 1/10/2023
Public
文档目录

1.17. 精度可调DSP

Intel® Agilex™ FPGA的DSP模块基于Intel的上一代器件中使用的精度可调DSP体系结构。它们具有硬核定点和符合IEEE-754的浮点性能的特性。 Intel® Agilex™ FPGA的新特性是对半精度(16-bit运算) FP16浮点模式和BFLOAT16浮点格式的支持。与上一代FPGA相比,9x9乘法器的数量也有增加,每一个18x19乘法器对应两个9x9乘法器。

DSP模块通过配置可支持从9x9到54x54精度范围的信号处理。通过增添流水线寄存器来提高DSP模块的最大操作频率,并降低了功耗。此外,乘法器输入的动态切换也可以通过scaninchainout功能实现。

图 8. 低精度定点模式
图 9. 标准精度定点模式
图 10. 高精度定点模式
图 11. 半精度浮点运算16-bit
图 12. 单精度浮点运算32-bit

每个DSP模块在编译时间可独立地配置成quad 9x9,dual 18x19或者一个27x27乘法累加。通过使用专用的64-bit级联总线,多个精度可调DSP模块可级联在一起来高效地实现甚至更高精度的DSP功能。

在浮点模式中,每个DSP模块提供一个单精度或者半精度浮点(包括FP16和BFLOAT16)乘法器和加法器。支持浮点加法,乘法,乘加,乘法累加。

下表显示了在一个DSP模块中如何选择不同精度,或者通过使用多个模块来实现不同精度。
表 17.  精度可调DSP模块配置
乘法器大小 DSP模块资源 预期使用
9x9 bits 1/4精度可调DSP模块 低精度定点
18x19 bits 1/2精度可调DSP模块 中精度定点
27x27 bits 1个精度可调DSP模块 高精度定点
19x36 bits 一个包括外部加法器的精度可调DSP模块 定点FFT
36x36 bits 2个包括外部加法器的精度可调DSP模块 非常高精度定点
54x54 bits 4个包括外部加法器的精度可调DSP模块 双精度定点
半精度浮点 1个精度可调DSP模块(包含加法器,将两个FP16乘法器与一个累加器相加) 半精度浮点
单精度浮点 1个精度可调DSP模块(包含一个FP32乘法器和一个累加器) 单精度浮点