Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南

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ID 683425
日期 10/31/2016
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1. 数据表 2. Avalon-MM DMA入门 3. 参数设置 4. Arria 10器件中Hard IP的物理布局 5. 寄存器 6. 错误处理 7. IP Core体系结构 8. 设计实现 A. 传输层数据包（TLP）头格式 B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档 C. 修订历史
1. 数据表 x
1.1. Arria®10 Avalon-MM DMA接口PCIe数据表 1.2. 特性 1.3. 比较Avalon-ST，Avalon-MM和支持DMA的Avalon-MM接口 1.4. 发布信息 1.5. 器件系列支持 1.6. 设计实例 1.7. 调试功能 1.8. IP Core验证 1.9. 性能和资源利用 1.10. 建议的速度等级 1.11. 创建PCI Express设计
1.8. IP Core验证 x
1.8.1. 兼容性测试环境
2. Avalon-MM DMA入门 x
2.1. 生成Testbench 2.2. 在ModelSim中仿真实例设计 2.3. 运行门级（Gate-Level）仿真 2.4. 生成综合文件 2.5. 创建 Quartus® Prime项目 2.6. 编译设计 2.7. 单独例化时描述符控制器的连接性
2.1. 生成Testbench x
2.1.1. 了解仿真已生成文件 2.1.2. 了解仿真日志文件生成
3. 参数设置 x
3.1. 参数 3.2. Arria 10 Avalon-MM设置 3.3. 基地址寄存器（BAR）设置 3.4. 器件识别寄存器 3.5. PCI Express和PCI性能参数 3.6. 配置，调试，和扩展项 3.7. PHY特性 3.8. Arria®10 设计实例
3.1. 参数 x
3.1.1. 基于接口类型的RX缓冲分配可用选择
3.5. PCI Express和PCI性能参数 x
3.5.1. 器件性能 3.5.2. 错误报告 3.5.3. 链路性能 3.5.4. MSI和MSI-X Capabilities 3.5.5. 插槽性能 3.5.6. 电源管理 3.5.7. 供应商指定扩展性能（VSEC）
4. Arria 10器件中Hard IP的物理布局 x
4.1. Gen1，Gen2，Gen3数据速率的Channel和管脚布局 4.2. Gen1和Gen2数据速率的Channel布局和fPLL使用 4.3. Gen3数据速率的Channel布局，以及fPLL和ATX PLL的使用 4.4. PCI Express Gen3 Bank组使用限制
5. 寄存器 x
5.1. 配置空间寄存器与PCIe规范的一致性 5.2. Type 0配置空间寄存器 5.3. Type 1配置空间寄存器 5.4. PCI Express性能结构 5.5. Intel定义的VSEC寄存器 5.6. CvP寄存器 5.7. 不可纠正的内部错误掩码寄存器 5.8. 不可纠正的内部错误状态寄存器 5.9. 可纠正的内部错误掩码寄存器 5.10. 可纠正的内部错误状态寄存器 5.11. DMA描述符控制器寄存器 5.12. 控制寄存器访问（CRA）Avalon-MM从端口
5.11. DMA描述符控制器寄存器 x
5.11.1. 读DMA描述符控制器寄存器 5.11.2. 写DMA描述符控制器寄存器 5.11.3. 读DMA和写DMA描述符列表格式 5.11.4. 读DMA实例 5.11.5. 软件编程以同时读和写DMA
6. 错误处理 x
6.1. 物理层错误 6.2. 数据链路层错误 6.3. 事务层错误 6.4. 错误报告和数据中毒 6.5. 不可纠正和可纠正的错误状态位
7. IP Core体系结构 x
7.1. 顶层接口 7.2. 数据链路层 7.3. 物理层 7.4. Arria®10 Avalon-MM DMA用于PCI Express
7.1. 顶层接口 x
7.1.1. Avalon-MM DMA接口 7.1.2. 时钟和复位 7.1.3. 中断 7.1.4. PIPE
7.4. Arria®10 Avalon-MM DMA用于PCI Express x
7.4.1. 了解内部DMA描述符控制器 7.4.2. 了解外部DMA描述符控制器
8. 设计实现 x
8.1. 进行管脚约束以分配I/O标准到串行数据管脚 8.2. 建议的复位序列以避免链路训练问题 8.3. 创建SignalTap II调试文件以匹配设计层次 8.4. SDC时序约束
A. 传输层数据包（TLP）头格式 x
A.1. 带有数据负载的TLP数据包
C. 修订历史 x
C.1. 具有DMA的Avalon-MM接口文档修订历史
1. 数据表
2. Avalon-MM DMA入门
3. 参数设置
4. Arria 10器件中Hard IP的物理布局
5. 寄存器
6. 错误处理
7. IP Core体系结构
8. 设计实现
A. 传输层数据包（TLP）头格式
B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档
C. 修订历史

这些PIPE信号可用于Gen1，Gen2，和Gen3 variant，因此既可使用串行接口也可使用PIPE接口仿真。使用PIPE接口的仿真速度较快，因为PIPE仿真旁路serdes模型。默认情况下，PIPE接口8-bit用于Gen1和Gen2，32-bit用于Gen3。即便您的设计中实际已有用于内部收发器的串行接口，也可使用PIPE接口来仿真。然而，硬件中不可使用Hard IP PIPE接口，包括，使用SignalTap® II嵌入式逻辑分析器探测这些信号。这些信号不是硬核IP的顶层信号。罗列在此以辅助调试链路训练问题。

注： 根端口BFM旁路Gen3 Phase 2和Phase 3均衡。然而，如果在第三方BFM指令下Gen3 variant可运行Phase 2和Phase 3均衡。
PIPE接口信号 以下表格中，包含lane编号0的信号也出现在lane 1-7中。这些信号仅用于仿真。 Quartus® Prime 软件编译中，这些管道信号可以悬空。在Qsys中， 作为 PIPE接口部分的信号其前缀为，hip_pipe。而包含在PIPE接口仿真中的信号其前缀为，hip_pipe_sim_pipe。

信号

方向

说明

currentcoeff0[17:0]

输出

对于Gen3，表示发送器将使用的系数。18 bits指定以下系数：

  • [5:0]: C-1
  • [11:6]: C0
  • [17:12]: C+1
currentrxpreset0[2:0]

输出

对于Gen3的设计， 指定当前预设置。
eidleinfersel0[2:0]

输出

电气空闲进入推理机制选择。编码定义如下：

  • 3'b0xx：当前LTSSM状态中不需要电气空闲推理
  • 3'b100：用于Gen1或Gen2的128 us窗口中COM/SKP有序集的缺失
  • 3'b101：用于Gen1或Gen2的1280 UI间隔中TS1/TS2有序集的缺失
  • 3'b110：用于Gen1的 2000 UI间隔和用于Gen2的16000 UI间隔中电气空闲退出（Electrical Idle Exit）缺失
  • 3'b111：用于Gen1的128 us窗口中电气空闲退出（Electrical Idle Exit）缺失

phystatus0

输入

PHY status <n>（PHY状态）。 该信号与几个PHY请求完成进行通信。

powerdown0[1:0]

输出

Power down <n>（断电）。该信号请求PHY将电源状态更改为指定状态（P0，P0s，P1，或P2）。

rate[1:0]

输出

 控制链路信号率。编码定义如下：
  • 2'b00: Gen1
  • 2'b01: Gen2
  • 2'b10: Gen3
  • 2'b11: Reserved
rxblkst0

输入

 关于Gen3的操作，表示在接收方向中开启一个块。

rxdata0[31:0]

输入

接收数据。该总线接收lane<n>上的数据。

rxdatak0[3:0]

输入

用于接收数据符号的数据/控制位。Bit 0对应rxdata最低电平顺序字节，诸如此类。值0表示一个数据字节。值1表示一个控制字节。仅Gen1和Gen2。

rxelecidle0

输入

Receive electrical idle <n>（接收电气空闲）。置位后，表示电气空闲的检测。

rxpolarity0

输出

Receive polarity <n>（接收极性）。该信号指令PHY层倒转8B/10B接收器解码块极性。

rxstatus0[2:0]

输入

Receive status <n>（接收状态）。该信号为接收数据流和接收器检测编码接收状态和错误代码。

rxvalid0

输入

Receive valid <n>（接收有效）。该符号表示rxdata <n>和rxdatak <n>上的符号块和有效数据。

sim_pipe_ltssmstate0[4:0]

输入和输出

LTSSM状态：LTSSM状态机编码定义以下状态：

  • 5’b00000: Detect.Quiet（检测。静音）
  • 5’b 00001: Detect.Active（检测。有效）
  • 5’b00010: Polling.Active（轮询。有效）
  • 5’b 00011: Polling.Compliance（轮询。合规）
  • 5’b 00100: Polling.Configuration（轮询。配置）
  • 5’b00101: Polling.Speed（轮询。速度）
  • 5’b00110: Config.LinkwidthsStart（配置。链路宽度开启）
  • 5’b 00111: Config.Linkaccept（配置。链路接受）
  • 5’b 01000: Config.Lanenumaccept（配置。通道数接受）
  • 5’b01001: Config.Lanenumwait（配置。通道数等待）
  • 5’b01010: Config.Complete（配置。完成）
  • 5’b 01011: Config.Idle（配置。空闲）
  • 5’b01100: Recovery.Rcvlock（恢复。恢复时钟）
  • 5’b01101: Recovery.Rcvconfig（恢复。恢复配置）
  • 5’b01110: Recovery.Idle（恢复。空闲）
  • 5’b 01111: L0
  • 5’b10000: Disable（禁用）
  • 5’b10001: Loopback.Entry（环回。进入）
  • 5’b10010: Loopback.Active（环回。有效）
  • 5’b10011: Loopback.Exit（环回。退出）
  • 5’b10100: Hot.Reset（热。复位）
  • 5’b10101: L0s
  • 5’b11001: L2.transmit.Wake（L2.传输。唤醒）
  • 5’b11010: Speed.Recovery（速度。恢复）
  • 5’b11011: Recovery.Equalization, Phase 0（恢复。均衡，Phase 0）
  • 5’b11100: Recovery.Equalization, Phase 1（恢复。均衡，Phase 1）
  • 5’b11101: Recovery.Equalization, Phase 2（恢复。均衡，Phase 2 ）
  • 5’b11110: Recovery.Equalization, Phase 3（恢复。均衡，Phase 3）
  • 5’b11111: Recovery.Equalization, Done（恢复。均衡，完成）
sim_pipe_pclk_in

输入

该时钟仅用于PIPE仿真，并产生自refclk。它是用于 PIPE模式仿真的PIPE接口时钟。

sim_pipe_rate[1:0]

输入

指定数据速率。2-bit编码含义如下：

  • 2’b00: Gen1 rate (2.5 Gbps)
  • 2’b01: Gen2 rate (5.0 Gbps)
  • 2’b1X: Gen3 rate (8.0 Gbps)

txblkst

用于Gen3操作，表示传输方向中开启一个模块。

txcompl0

输出

Transmit compliance <n>（发送兼容）。该信号强制编译模式中运行着的差异失效（失效的COM字符）。

txdata0[31:0]

输出

发送数据。该总线发送 lane <n>上的数据。

txdatak0[3:0]

输出

Transmit data control <n>（发送数据控制）。该信号用作txdata <n>. 的控制位。Bit 0对应rxdata的最低电平顺序字节，诸如此类。值0表示一个数据字节。值1表示一个控制位。仅Gen1和Gen2。

txdataskip0

输出

用于Gen3操作。 允许MAC指令TX接口一个时钟周期内忽略TX数据接口。编码定义如下：

  • 1’b0：TX数据无效
  • 1’b1: TX数据有效
txdeemph0

输出

发送去加重选择。此信号的值的设置是基于训练序列（TS）中从链路另一端接收到的指标。无需更改该值。

txdetectrx0

输出

Transmit detect receive <n>（发送检测接收）。此信号告知PHY层开启一个接收检测操作或开始环回。

txelecidle0

输出

Transmit electrical idle <n>（发送电气空闲）。此信号强制TX输出进入电气空闲。

txmargin0[2:0]

输出

发送VOD合并选择。此信号的值基于来自于Link Control 2 Register的值。仅用于仿真。

txswing0

输出

置位后，表示发送器电压的全摆幅。置低时表示半幅。

txsynchd0 [1:0]

输出

 用于Gen3操作，指定块类型。编码定义如下：
  • 2'b01：有序集块
  • 2'b10：数据块
二级标题