用于 PCI Express* 的 Intel® FPGA P-tile Avalon® Streaming IP设计实例用户指南

ID 683038
日期 3/28/2022
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2.3.1. 测试台(Testbench)

测试台使用测试驱动程序模块,altpcietb_bfm_rp_gen4_x16.sv,启动配置和存储器事务。启动时,测试驱动程序模块显示Root Port和Endpoint Configuration Space寄存器的信息,以便关联使用参数编辑器指定的参数。

设计实例和测试台是根据您对PCIe的P-Tile IP选择的配置而动态生成。测试台使用您在 Intel® Quartus® Prime的参数编辑器中指定的参数。

该测试台使用串行PCI Express接口仿真高达×16 PCI Express链路。测试台设计支持同时仿真一个以上的PCI Express链路。下图显示了PIO设计实例的高级视图。

图 17. PIO设计实例仿真测试台
测试台顶层例化以下主模块:
  • altpcietb_bfm_rp_gen4x16.sv —这是Root Port PCIe* BFM。
    //Directory path <project_dir>/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_<ver>/sim
  • pcie_ed_dut.ip:这是按照您指定参数的Endpoint设计。
    //Directory path <project_dir>/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_pio0.ip:该模块是PIO设计实例的事务的目标和启动程序。
    //Directory path <project_dir>/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_sriov0.ip:此模块是SR-IOV设计实例的事务的目标和启动程序。
    //Directory path <project_dir>/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
    图 18. SR-IOV设计实例仿真测试台

此外,测试台具有执行以下任务的例程:

  • 以需要的频率生成Endpoint的参考时钟。
  • 启动时提供PCI Express复位。

有关Root Port BFM的更多详细信息,请参阅Intel FPGA P-Tile Avalon® 流IP for PCI Express用户指南TestBench章节。

图 19. 性能设计实例仿真测试台

性能设计实例仿真测试台类似于PIO设计实例仿真测试台。它发布Memory Write周期启动并触发Performance设计实例发布10次Memory Write,然后发出10次Memory Read。