介绍
该参考设计介绍了可扩展的多速 10M – 10G 以太网设计，展示了英特尔 Arria 10 SoC FPGA开发套件上低延迟以太网 10G MAC 和英特尔® Arria® 10 FPGA 1G/10G PHY 英特尔 FPGA IP功能的以太网操作。它提供灵活的测试和演示平台，用户可以在该平台上控制、测试和监视 TX 和 RX 数据路径上的以太网操作。
IP 内核
(31)
| IP 内核 | IP 内核类别 |
|---|---|
| altera_jtag_avalon_master | QsysInterconnect |
| Avalon-ST Bytes to Packets Converter | QsysInterconnect |
| Avalon-ST Channel Adapter | QsysInterconnect |
| Avalon-ST Single Clock FIFO | QsysInterconnect |
| Avalon-ST JTAG Interface | QsysInterconnect |
| Avalon-ST Packets to Bytes Converter | QsysInterconnect |
| Reset Controller | QsysInterconnect |
| Avalon-ST Timing Adapter | QsysInterconnect |
| Avalon Packets to Transaction Converter | QsysInterconnect |
| Avalon-MM Master Translator | QsysInterconnect |
| Avalon-MM Clock Crossing Bridge | QsysInterconnect |
| MM Interconnect | QsysInterconnect |
| Avalon-ST Adapter | QsysInterconnect |
| Avalon-ST Error Adapter | QsysInterconnect |
| Memory-Mapped Demultiplexer | QsysInterconnect |
| Memory-Mapped Multiplexer | QsysInterconnect |
| Avalon-MM Master Agent | QsysInterconnect |
| Avalon-MM Slave Agent | QsysInterconnect |
| Avalon-MM Slave Translator | QsysInterconnect |
| Memory-Mapped Router | QsysInterconnect |
| Memory-Mapped Traffic Limiter | QsysInterconnect |
| SPI (3 Wire Serial) | SPI |
| Low Latency Ethernet 10G MAC | Ethernet |
| Arria 10 1G/10GbE and 10GBASE-KR PHY | Ethernet |
| Arria 10 Transceiver Native PHY | TransceiverPHY |
| Transceiver PHY Reset Controller | TransceiverPHY |
| Altera IOPLL | ClocksPLLsResets |
| Arria 10 Transceiver ATX PLL | TransceiverPLL |
| Arria 10 FPLL | ClocksPLLsResets |
| Altera Arria 10 XCVR Reset Sequencer | Other |
| Altera In-System Sources & Probes | SimulationDebugVerification |
详细说明
在 Quartus Prime 软件 GUI（14.1 及更高版本）中准备设计模板
注意：下载设计示例后，必须准备设计模板。您下载的文件为 <project>.par 文件，其中包含设计文件的压缩版本（类似于 .qar 文件）和描述项目的元数据。这些信息的组合构成了一个<项目>.par文件。在版本 16.0 或更高版本中，您只需双击 <project>.par 文件，Quartus 就会启动该项目。
显示项目模板的第二种方法是通过新建项目向导（文件 -> 新建项目向导）。在第一个面板上输入项目名称和文件夹后，第二个面板将要求您指定空项目或项目模板。选择项目模板。您将看到您之前已加载的设计模板项目列表以及包含各种开发套件的引脚分配和设置的各种“基准引脚分配设计”。如果在列表中没有看到您的设计模板，请单击下面圈出的 安装设计模板 的链接：
浏览至您下载的 <project>.par 文件，单击 Next（下一步），然后单击 Finish，您的设计模板将安装并显示在 Quartus 的 Project Navigator 窗格中。
注意：将设计作为设计模板存储在设计商店中时，之前已针对所述版本的 Quartus 软件进行了回归测试。回归可确保设计模板通过 Quartus 设计流程中的分析/合成/适配/装配步骤。
在 Quartus Prime 软件命令行中准备设计模板
在命令行中，键入以下命令：
quartus_sh --platform_install -package <project directory>/<project>.par
该过程完成后，键入：
quartus_sh --platform -name <project>
注意：
* ACDS 版本：16.1.0 标准